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1. (WO2002093747) DIVISEUR DE FREQUENCE AMELIORE A GIGUE REDUITE ET APPAREIL FONDE SUR CELUI-CI
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/093747    N° de la demande internationale :    PCT/IB2002/001745
Date de publication : 21.11.2002 Date de dépôt international : 17.05.2002
CIB :
H03K 23/66 (2006.01), H03L 7/197 (2006.01)
Déposants : KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL) (Tous Sauf US).
WANG, Zhenhua [CN/NL]; (NL) (US Seulement)
Inventeurs : WANG, Zhenhua; (NL)
Mandataire : VOLMER, Georg; Internationaal Octrooibureau B.V., Prof. Holstlaan 6, NL-5656 AA Eindhoven (NL)
Données relatives à la priorité :
01112125.8 17.05.2001 EP
Titre (EN) IMPROVED FREQUENCY DIVIDER WITH REDUCED JITTER AND APPARATUS BASED THEREON
(FR) DIVISEUR DE FREQUENCE AMELIORE A GIGUE REDUITE ET APPAREIL FONDE SUR CELUI-CI
Abrégé : front page image
(EN)Apparatus (70) for generating an output signal (fdiv) whose frequency is lower than the frequency of an input signal (CK1). The apparatus (70) comprises a chain of frequency dividing cells (71-76), wherein each of the frequency dividing cells (71-76) has a predefined division ratio and comprises a clock input (Cki) for receiving an input clock (Ckin); a divided clock output (Cki+1) for providing an output clock (Ckout) to a subsequent frequency dividing cell; a mode control input (Mki) for receiving a mode control input signal (Mdin) from the subsequent frequency dividing cell; and a mode control output for providing a mode control output signal (Mdout) to a preceding frequency dividing cell. The apparatus further comprises a latch (77) for altering the division ration and - a D-Flip-Flop (50) circuitry with two latches (51, 52). The first latch (51) is clocked by a first signal (CK3) and the second latch (52) is clocked by a second signal (CK1), whereby the frequency of the first signal (CK3) is lower than the frequency of the second signal (CK1).
(FR)L'invention concerne un appareil (70) permettant de générer un signal de sortie (fdiv) dont la fréquence est inférieure à celle d'un signal d'entrée (CK1). L'appareil (70) comprend une chaîne de cellules de division de fréquence (71-76), chacune de ces cellules (71-76) possédant un rapport de division prédéfini et comprenant une entrée d'horloge (CKi) permettant de recevoir une horloge d'entrée (CKin); une sortie d'horloge divisée (CKi+1) permettant de fournir une horloge de sortie (CKout) à une cellule de division de fréquence subséquente; une entrée de commande de mode (MDi) permettant de recevoir un signal d'entrée de commande de mode (MDin) de la cellule de division de fréquence subséquente; ainsi qu'une sortie de commande de mode permettant de fournir un signal de sortie de commande de mode (MDout) à une cellule de division de fréquence précédente. L'appareil comprend également un verrou (77) permettant de modifier le rapport de division et un ensemble de circuits bistables D (50) comprenant deux verrous (51, 52). Le premier verrou (51) est envoyé au rythme de l'horloge par un premier signal (CK3) et le second verrou (52) est envoyé au rythme de l'horloge par un second signal (CK1), la fréquence du premier signal (CK3) étant inférieure à celle du second signal (CK1).
États désignés : CN, JP, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)