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1. (WO2002088940) PROCESSEUR IMBRIQUE MULTIFILIERE A CAPACITE D'ENTREE/DE SORTIE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/088940    N° de la demande internationale :    PCT/CA2002/000488
Date de publication : 07.11.2002 Date de dépôt international : 10.04.2002
CIB :
G06F 9/30 (2006.01), G06F 9/38 (2006.01)
Déposants : ELEVEN ENGINEERING INCORPORATED [CA/CA]; 1911 Commerce Place 10155 - 102 Street Edmonton, Alberta T5J 4G8 (CA) (Tous Sauf US).
GOSIOR, Jason, J. [CA/CA]; (CA) (US Seulement).
BROUGHTON, Colin, C. [CA/CA]; (CA) (US Seulement).
JACOBSEN, Phillip [CA/CA]; (CA) (US Seulement).
SOBOTA, John, F. [CA/CA]; (CA) (US Seulement)
Inventeurs : GOSIOR, Jason, J.; (CA).
BROUGHTON, Colin, C.; (CA).
JACOBSEN, Phillip; (CA).
SOBOTA, John, F.; (CA)
Mandataire : GARWASIUK, Helen; Smart & Biggar 1501 - 10060 Jasper Avenue Scotia Place, Tower Two Edmonton, Alberta T5J 3R8 (CA)
Données relatives à la priorité :
09/843,178 26.04.2001 US
Titre (EN) MULTITHREAD EMBEDDED PROCESSOR WITH INPUT/OUTPUT CAPABILITY
(FR) PROCESSEUR IMBRIQUE MULTIFILIERE A CAPACITE D'ENTREE/DE SORTIE
Abrégé : front page image
(EN)An embedded processor system having a single-chip embedded microprocessor with analog and digital electrical interfaces to external systems. A novel processor core uses pipelined execution of multiple independent and dependent concurrent threads, together with supervisory control for monitoring and controlling the processor thread state and access to other components. The pipeline enables simultaneous execution of multiple threads by selectively avoiding memory or peripheral access conflicts through the types of pipeline stages chosen and the use of dual and tri-port memory techniques. The single processor core executes one or multiple instruction streams on one or multiple data streams in various combinations under the control of single or multiple threads.
(FR)L'invention concerne un système processeur imbriqué ayant un microprocesseur imbriqué à puce unique et comportant des interfaces analogiques et numériques destinées à des systèmes externes. Un nouveau tore de processeur utilise l'exécution pipeline de plusieurs filières simultanées, indépendantes et dépendantes, en même temps qu'une commande de supervision destinée à surveiller et à commander l'état filière du processeur et l'accès à d'autres composants. Le pipeline permet l'exécution simultanée de plusieurs filières en évitant sélectivement les conflits d'accès mémoire ou périphérique par les types d'étages pipeline choisis et l'utilisation de techniques mémoire duelles et tri-port. Le tore simple de processeur exécute au moins une suite d'instructions sur au moins une suite de données dans différentes combinaisons sous le contrôle de filières simples ou multiples.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)