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1. (WO2002088937) ARCHITECTURE PERMETTANT D'ASSOUPLIR LES EXIGENCES DE PERFORMANCE D'UNE MEMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/088937    N° de la demande internationale :    PCT/US2002/013633
Date de publication : 07.11.2002 Date de dépôt international : 29.04.2002
CIB :
G06F 12/04 (2006.01)
Déposants : ZILOG, INC. [US/US]; 532 Race Street, San Jose, CA 95126-3432 (US)
Inventeurs : TROUTMAN, Bruce, L.; (US).
LLOYD, Russell, B.; (US).
THORNLEY, Randal, Q.; (US)
Mandataire : CLEVELAND, Michael, G.; Skjerven Morrill LLP, Three Embarcadero Center, 28th Floor, San Francisco, CA 94111 (US)
Données relatives à la priorité :
09/845,466 30.04.2001 US
Titre (EN) ARCHITECTURE TO RELAX MEMORY PERFORMANCE REQUIREMENTS
(FR) ARCHITECTURE PERMETTANT D'ASSOUPLIR LES EXIGENCES DE PERFORMANCE D'UNE MEMOIRE
Abrégé : front page image
(EN)The present invention provides a memory architecture allowing for instructions of variable length to be stored without wasted memory spaces. Instructions of one, two, and three bytes can all be retrieved in a single fetch. The exemplary embodiment divides the memory block into two x16 memories having some special addressing circuitry. This structure logically arranges the memory into a number of rows, each of four byte-wide columns. To the first of these x16 memories, the full address is provided. If the address is within the two columns of the second x16 memory, the full address is also provided to the second x16 memory. If the address is to the first of the x16 memories, the second x16 memory instead receives the portion of the address specifying the row with one added to it. This results in a dual row access with the last one or two bytes of 3-byte instruction being supplied by the row above the first byte. The net effect is that all the physical memory physical space is used for program code with none being wasted in the 24-bit access.
(FR)La présente invention concerne une architecture de mémoire permettant le stockage d'instructions de longueurs variables sans gaspillage d'espaces mémoires. Des instructions à un, deux et trois bits peuvent toutes être extraites en un seul prélèvement. Un mode de réalisation privilégié consiste à diviser le bloc mémoire en deux fois 16 mémoires présentant quelques ensembles de circuits d'adressage spéciaux. Cette structure permet d'arranger logiquement la mémoire en plusieurs rangées, chacune de ces rangées comprenant quatre colonnes de la largeur d'un bit. L'adresse complète est fournie aux 16 premières mémoires. Si l'adresse est contenue dans les deux colonnes des 16 secondes mémoires, l'adresse complète est également fournie aux 16 secondes mémoires. Si l'adresse est fournie aux 16 premières mémoires, les 16 secondes mémoires reçoivent plutôt la portion de l'adresse stipulant la rangée plus une. Ce mode de réalisation permet un accès rangée double, la dernière ou les deux dernières instructions à trois bits étant fournies par la rangée au-dessus du premier bit. De cette manière tout l'espace physique de la mémoire physique est utilisé pour des codes de programme, aucun n'étant gaspillé lors de l'accès 24 bits.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)