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1. (WO2002086756) PROCESSEUR DE DONNEES AVEC EXECUTION D'INSTRUCTIONS AMELIOREE ET PROCEDE CORRESPONDANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/086756    N° de la demande internationale :    PCT/US2002/012081
Date de publication : 31.10.2002 Date de dépôt international : 19.04.2002
CIB :
G06F 17/14 (2006.01)
Déposants : ARC INTERNATIONAL (U.K.) LIMITED [US/US]; 2025 Gateway Place, Suite 140, San Jose, CA 95110 (US)
Inventeurs : MORRIS, Chris; (GB)
Mandataire : GAZDZINSKI, Robert, F.; Gazdzinski & Associates, 11440 West Bernardo Court, Suite 375, San Diego, CA 92127 (US)
Données relatives à la priorité :
60/285,456 19.04.2001 US
10/125,816 18.04.2002 US
Titre (EN) DATA PROCESSOR WITH ENHANCED INSTRUCTION EXECUTION AND METHOD
(FR) PROCESSEUR DE DONNEES AVEC EXECUTION D'INSTRUCTIONS AMELIOREE ET PROCEDE CORRESPONDANT
Abrégé : front page image
(EN)An apparatus and method for performing enhanced algorithmic processing, including reduced cycle-count fast Fourier transform (FFT) calculations. In one aspect, the invention comprises a user-configurable processor having an extension instruction adapted for reduced cycle-count algorithmic operations. In one exemplary embodiment, the processor is an extensible core, and the extension instruction comprises a 32-bit instruction word linked with existing circuitry in the processor core used for multiply-accumulate (mac) instructions. 16-bit, 24-bit, and dual 16-bit multiply options are available for the multiply/accumulate unit of the processor. The extension instruction is pipelined to the same number of stages as the mac instruction, thereby avoiding unnecessary stalls and increasing performance. A modified accumulator path (300) used in support of the foregoing instruction is also described. A computer program and apparatus for synthesizing logic implementing the aforementioned functionality are also described.
(FR)L'invention porte sur un appareil et un procédé permettant un meilleur traitement des algorithmes, y compris des calculs de transformation de Fourier rapide (FFT) de comptage de cycles réduit. Dans un aspect, l'invention comporte un processeur configurable par l'utilisateur comprenant une instruction d'extension adaptée aux opérations d'algorithmes de comptage de cycles réduit. Dans l'un des modes de réalisation, le processeur consiste en un noyau extensible, et l'instruction d'extension comprend un mot d'instruction de 32 bits lié aux circuits existants dans le noyau du processeur utilisé dans les instructions multiplier-accumuler (mac). Plusieurs options de 16 bits, de 24 bits et de deux fois 16 bits sont disponibles pour l'unité multiplier-accumuler du processeur. L'instruction d'extension est traitée en pipeline avec le même nombre d'étapes que l'instruction mac, ce qui permet d'éviter les arrêts inutiles et d'augmenter la performance. L'invention porte aussi sur un trajet d'accumulation modifiée (300) qui sert de support aux instructions susmentionnées. Elle a également trait à un programme informatique et un à appareil de synthèse de logique de servant à la mise en place de la fonctionnalité susmentionnée.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)