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1. (WO2002086747) CONTROLEUR PCI-X ETHERNET GIGABIT INTEGRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/086747    N° de la demande internationale :    PCT/US2002/013151
Date de publication : 31.10.2002 Date de dépôt international : 24.04.2002
CIB :
G06F 1/26 (2006.01), G06F 1/30 (2006.01), G06F 1/32 (2006.01), H04L 12/12 (2006.01), H04L 12/24 (2006.01), H04L 29/06 (2006.01), H04L 29/14 (2006.01)
Déposants : BROADCOM CORPORATION [US/US]; 16215 Alton Parkway Irvine, CA 92618 (US)
Inventeurs : LINDSAY, Steven, B.; (US).
HWANG, Andrew, SeungHo; (US).
NAYLOR, Andrew, M.; (US).
ASKER, Michael; (US)
Mandataire : PAULEY, Nicholas, J.; Christie, Parker & Hale, LLP 350 West Colorado Boulevard Suite 500 Pasadena, CA 91105 (US)
Données relatives à la priorité :
60/286,320 24.04.2001 US
Titre (EN) INTEGRATED GIGABIT ETHERNET PCI-X CONTROLLER
(FR) CONTROLEUR PCI-X ETHERNET GIGABIT INTEGRE
Abrégé : front page image
(EN)A network controller having a multiprotocol bus interface adapter coupled between a communication network and a computer bus, the adapter including a predictive time base generator (135), and a management bus controller adapted to monitor and manage preselected components coupled with one of the communication network and the computer bus. The management bus controller is adapted to employ an Alert Standard Format (ASF) specification protocol, an Intelligent Platform Management Interface (IPMI) protocol, a Simple Network Management Protocol (SNMP) or a combination thereof. The network controller also includes a 10/100/1000BASE-T IEEE Std. 802.3-compliant transceiver and media access controller coupled with the communication network; a buffer memory (115) coupled with the MAC; and a transmit CPU and a receive CPU coupled with the multiprotocol bus interface adapter and the management bus controller. The network controller can be a single-chip VLSI device in an 0.18 micron CMOS VLSI implementation.
(FR)L'invention concerne un contrôleur de réseau comprenant un adaptateur d'interface de bus multiprotocole couplé entre un réseau de communication et un bus d'ordinateur, ledit adaptateur étant doté d'un générateur prédictif de base temporelle (135), et d'un contrôleur de bus de gestion conçu pour surveiller et gérer des composants présélectionnés couplés avec l'un des réseaux de communication et le bus d'ordinateur. Le contrôleur de bus de gestion est conçu pour utiliser un protocole de spécification de format normalisé d'alerte (ASF), un protocole d'interface de gestion de plate-forme intelligent (IPMI), un protocole de gestion de réseau simple (SNMP) ou une combinaison de ceux-ci. Le contrôleur de réseau comprend un émetteur-récepteur compliant 10/100/1000BASE-T IEEE normalisé; un contrôleur d'accès multimédia couplé au réseau de communication; une mémoire tampon (115) couplée à un MAC; et une unité centrale d'émission et une unité centrale de réception couplées à l'adaptateur d'interface de bus multiprotocole et au contrôleur de bus de gestion. Ledit contrôleur de réseau peut être un dispositif CMOS VLSI à puce unique dans une mise en oeuvre CMOS VLSI 0,18 micron.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)