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1. (WO2002084737) AGENCEMENT ET PROCEDE D'AGENCEMENT DE DES EMPILES DANS UN DISPOSITIF ELECTRONIQUE INTEGRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/084737    N° de la demande internationale :    PCT/US2002/011054
Date de publication : 24.10.2002 Date de dépôt international : 08.04.2002
CIB :
H01L 23/495 (2006.01)
Déposants : MICROCHIP TECHNOLOGY INCORPORATED [US/US]; 2355 West Chandler Boulevard Chandler, AZ 85224-6199 (US)
Inventeurs : FERNANDEZ, Joseph; (TH).
KENGANATANON, Ekgachai; (TH).
SUWANPANANG, Anucha; (TH).
PHONGSANTICHAI, Anucha; (TH)
Mandataire : SLAYDEN, Bruce, W., II; Baker Botts, L.L.P. One Shell Plaza 910 Louisiana Houston, TX 77002-4995 (US)
Données relatives à la priorité :
09/832,287 10.04.2001 US
Titre (EN) ARRANGEMENT AND METHOD OF ARRANGEMENT OF STACKED DICE IN AN INTEGRATED ELECTRONIC DEVICE
(FR) AGENCEMENT ET PROCEDE D'AGENCEMENT DE DES EMPILES DANS UN DISPOSITIF ELECTRONIQUE INTEGRE
Abrégé : front page image
(EN)An integrated device comprises a lead frame having a plurality of inner leads. Furthermore, a first integrated chip is provided that has a plurality of first bond pads for electronically connecting the chip which is attached to the lead frame. A second integrated chip is provided, being smaller than the first chip, and having a plurality of second bond pads. The second chip is attached on top of the first chip. For interconnection, at least one bond wire connects one of the second bond pads of the second chip with one of the first bond pads of the first chip.
(FR)Un dispositif intégré comprend un cadre de montage pourvu d'un pluralité de conducteurs internes. En outre, une première puce intégrée comporte une pluralité de premiers plots d'interconnexion permettant de connecter électroniquement la puce fixée au cadre de montage. Une seconde puce intégrée, de taille inférieure à la première, comporte une pluralité de seconds plots d'interconnexion. La seconde puce est fixée sur la partie supérieure de la première puce. Pour réaliser l'interconnexion, au moins un fil de liaison raccorde l'un des seconds plots d'interconnexion de la seconde puce à l'un des premiers plots d'interconnexion de la première puce.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)