WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2002082550) ENSEMBLE DE CELLULES DE MEMOIRE ET PROCEDE DE PRODUCTION DUDIT ENSEMBLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/082550    N° de la demande internationale :    PCT/EP2002/003041
Date de publication : 17.10.2002 Date de dépôt international : 19.03.2002
Demande présentée en vertu du Chapitre 2 :    31.10.2002    
CIB :
G11C 16/04 (2006.01), H01L 21/8247 (2006.01), H01L 21/84 (2006.01), H01L 27/115 (2006.01), H01L 27/12 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (Tous Sauf US).
KAKOSCHKE, Roland [DE/DE]; (DE) (US Seulement).
WILLER, Josef [DE/DE]; (DE) (US Seulement)
Inventeurs : KAKOSCHKE, Roland; (DE).
WILLER, Josef; (DE)
Mandataire : SCHOPPE, Fritz; Schoppe, Zimmermann, Stöckeler & Zinkler, Postfach 246, 82043 Pullach b. München (DE)
Données relatives à la priorité :
101 17 037.8 05.04.2001 DE
Titre (DE) SPEICHERZELLENARRAY UND VERFAHREN ZUR HERSTELLUNG DESSELBEN
(EN) MEMORY CELL ARRAY AND METHOD FOR THE PRODUCTION THEREOF
(FR) ENSEMBLE DE CELLULES DE MEMOIRE ET PROCEDE DE PRODUCTION DUDIT ENSEMBLE
Abrégé : front page image
(DE)Ein Speicherzellenarray umfaßt eine Mehrzahl von in einem zweidimensionalen Array angeordneten Speichertransistoren (1, 2, 3, 4), wobei jeder Speichertransistor zwei Source/Drain-Bereiche (14a, 14b, 14c, 14d), die in einer ersten Richtung des Speicherzellenarrays mit einem Kanalsubstratbereich (18) zwischen denselben angeordnet sind, und eine über dem Kanalsubstratbereich (18) angeordnete Gatestruktur (20) aufweist. Die Source/Drain-Bereiche (14a, 14b, 14c, 14d) und die Kanalsubstratbereiche (18) sind in einem auf einer isolierenden Schicht (12) angeordneten Substrat (16) gebildet, wobei die Kanalsubstratbereiche (18) von in der ersten Richtung benachbarten Speichertransistoren durch jeweilige Source/Drain-Bereiche, die bis zu der isolierenden Schicht (12) reichen, voneinander getrennt sind. Die Source/Drain-Bereiche (14a, 14b, 14c, 14d) und die Kanalsubstratbereiche (18) von in einer zweiten Richtung des Speicherzellenarrays benachbarten Speichertransistoren sind ferner durch in dem Substrat (16) gebildete, bis zu der isolierenden Schicht (12) reichende, mit einem isolierenden Material gefüllte Gräben (30) voneinander isoliert.
(EN)A memory cell array comprising a plurality of memory transistors (1, 2, 3, 4), arranged in a two-dimensional array, each memory transistor having two source/drain areas(14a, 14b, 14c, 14d) which are arranged in a first direction of the memory cell area with a channel substrate area (19) therebetween, in addition to a gate structure (20) arranged above the channel substrate area (18). The source/drain areas(14a, 14b, 14c, 14d) and the channel substrate areas (18) are formed in a substrate (16) arranged on an insulating layer (12). The channel substrate areas (18) of adjacent memory transistors in the same direction are separated from each other by respective source/drain areas extending as far as the insulating layer (12). The source/drain areas (14a, 14b, 14c, 14d) and the channel substrate areas (18) of memory transistors adjacent in a second direction of the storage cell array are insulated with respect to each other by trenches (30) formed in the substrate (16) filled with an insulating material and extending as far as the insulating layer (12).
(FR)L'invention concerne un ensemble de cellules de mémoire présentant une pluralité de transistors de mémoire (1, 2, 3, 4) agencés de manière bidimensionnelle. Chaque transistor de mémoire présente deux zones source/drain (14a, 14b, 14c, 14d), placées dans une première direction de l'ensemble de cellules de mémoire avec une zone de substrat de canal (18) entre elles, ainsi qu'une structure de grille (20) placée au-dessus de la zone de substrat de canal (18). Les zones source/drain (14a, 14b, 14c, 14d) et les zones de substrat de canal (18) sont formées dans un substrat (16) placé sur une couche isolante (12). Les zones de substrat de canal (18) sont séparées de transistors adjacents dans une première direction par des zones source/drain respectives qui s'étendent jusqu'à la couche isolante (12). Ces zones source/drain (14a, 14b, 14c, 14d) et les zones de substrat de canal (18) de transistors de mémoire adjacents dans une deuxième direction de l'ensemble de cellules de mémoire sont en outre isolées les unes des autres par des tranchées (30) qui sont formées dans le substrat, s'étendent jusqu'à la couche isolante (12) et sont remplies d'un matériau isolant.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)