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1. (WO2002080283) STRUCTURE DE RESEAU DE MEMOIRE NON VOLATILE ET PROCEDE DE FONCTIONNEMENT CORRESPONDANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/080283    N° de la demande internationale :    PCT/JP2001/011638
Date de publication : 10.10.2002 Date de dépôt international : 28.12.2001
CIB :
G11C 16/04 (2006.01), H01L 27/115 (2006.01), H01L 27/12 (2006.01)
Déposants : HALO LSI DESIGN & DEVICE TECHNOLOGY INC. [US/US]; 169 Myers Corners Road Wappingers Falls, NY 12590 (US).
NEW HALO INC. [JP/JP]; 2-24, Takaidohigashi 3-chome Suginami-ku, Tokyo 168-0072 (JP)
Inventeurs : HAYASHI, Yutaka; (JP).
OGURA, Seiki; (US).
OGURA, Tomoko; (US).
SAITO, Tomoya; (US)
Mandataire : TANAKA, Koju; Room 403, Famiil-Nishishinjuku, 3-23, Nishishinjuku 3-chome Shinjuku-ku, Tokyo 160-0023 (JP)
Données relatives à la priorité :
09/810,122 19.03.2001 US
Titre (EN) NONVOLATILE MEMORY ARRAY STRUCTURE AND ITS OPERATING METHOD
(FR) STRUCTURE DE RESEAU DE MEMOIRE NON VOLATILE ET PROCEDE DE FONCTIONNEMENT CORRESPONDANT
Abrégé : front page image
(EN)The architecture of a nonvolatile memory array can be realized by a production process compatible with the MOS logic production process unlike conventional architectures of a nonvolatile memory array. If the resistance of the bit line is further lowered, the writing and/or reading speed can be further increased. If the self-alignment contact technique and the borderless contact technique are used, high density hardware of a density approximate to 4F?2¿ can be realized. The contact region is formed across a memory array including four cells connected to one bit line by the same processing step as that of an opposite-conductivity type region for economy. Memory cells are two-dimensionally arranged in two first and second directions along with the contact region, a conductive bit line extending in the first direction, a conductive word line extending in the second direction, and a conductive control line.
(FR)Selon l'invention, l'architecture d'un réseau de mémoire non volatile peut être réalisée à l'aide d'un procédé de production compatible avec un procédé de production à logique MOS au contraire des architectures classiques de réseau de mémoire non volatile. Si la résistance de la ligne binaire est encore réduite, il est possible d'augmenter la vitesse de lecture et d'écriture. Dans le cas d'une utilisation de la technique de contact par auto-alignement et de la technique de contact sans espacement, on peut réaliser un matériel d'une densité élevée approchant approximativement 4F?2¿. Pour raisons d'économie, la région de contact est formée à travers le réseau de mémoire comprenant quatre cellules connectées à une ligne binaire par la même étape de traitement que celle d'une région de type à conductivité opposée. Les cellules mémoire sont disposées de façon bidimensionnelle dans deux première et seconde directions avec la région de contact et une ligne de commande conductrice, une ligne binaire conductrice s'étendant dans la première direction et une ligne mot conductrice s'étendant dans la seconde direction.
États désignés : CN, JP, KR, SG.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)