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1. (WO2002080275) PROCEDE DE PRODUCTION DE LIGNES DE TRANSMISSION DE BITS METALLIQUES POUR MATRICES DE CELLULES DE MEMOIRE, PROCEDE DE PRODUCTION DE MATRICES DE CELLULES DE MEMOIRE ET MATRICE DE CELLULES DE MEMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/080275    N° de la demande internationale :    PCT/EP2002/001508
Date de publication : 10.10.2002 Date de dépôt international : 13.02.2002
Demande présentée en vertu du Chapitre 2 :    27.09.2002    
CIB :
H01L 21/8246 (2006.01), H01L 27/105 (2006.01), H01L 27/115 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (Tous Sauf US).
KAKOSCHKE, Ronald [DE/DE]; (DE) (US Seulement).
WILLER, Josef [DE/DE]; (DE) (US Seulement)
Inventeurs : KAKOSCHKE, Ronald; (DE).
WILLER, Josef; (DE)
Mandataire : SCHOPPE, Fritz; Schoppe, Zimmermann, Stöckeler & Zinkler, Postfach / P.O. Box 246, 82043 Pullach b. München (DE)
Données relatives à la priorité :
101 10 150.3 02.03.2001 DE
Titre (DE) SPEICHERZELLENARRAYS UND DEREN HERSTELLUNGSSVERFAHREN
(EN) MEMORY CELL ARRAYS AND METHOD FOR THE PRODUCTION THEREOF
(FR) PROCEDE DE PRODUCTION DE LIGNES DE TRANSMISSION DE BITS METALLIQUES POUR MATRICES DE CELLULES DE MEMOIRE, PROCEDE DE PRODUCTION DE MATRICES DE CELLULES DE MEMOIRE ET MATRICE DE CELLULES DE MEMOIRE
Abrégé : front page image
(DE)Ein Verfahren zum Herstellen von Bitleitungen (40) für ein Speicherzellenarray umfaßt zunächst den Schritt des Bereitstellens einer Schichtstruktur aus einem Substrat (10) mit in eine Oberfläche desselben implantierten Transistorwannen (12), einer auf der Oberfläche des Substrats (10) vorgesehenen Speichermediumschichtfolge (20) und einer auf der Speichermediumschichtfolge (20) vorgesehenen Gatebereichschicht (22). In der Gatebereichschicht (22) werden Bitleitungsausnehmungen, die bis zu der Speichermediumschichtfolge (20) reichen, erzeugt. Nachfolgend werden isolierende Abstandsschichten (36) auf seitlichen Oberflächen der Bitleitungsausnehmungen erzeugt, woraufhin eine Source/Drainimplantation (38) nach einer vollständigen oder teilweisen Beseitigung der Speichermediumschichtfolge (20) im Bereich der Bitleitungsausnehmungen durchgeführt wird. Im Anschluß wird das Substrat im Bereich der Bitleitungsausnehmungen vollständig freigelegt, falls dies vor der Implantation nicht erfolgt ist. Dann werden auf dem freigelegten Substrat Metallisierungen zum Erzeugen von metallischen Bitleitungen (40) erzeugt, wobei die Metallisierungen durch die isolierenden Abstandsschichten (36) von der Gatebereichschicht (22) isoliert sind.
(EN)A method for the production of bitlines (40) for a memory cell array, firstly comprises the step of preparation of a layer structure from a substrate (10) with a transistor trough (12) implanted in a surface thereof, a memory medium layer sequence (20), provided on the surface of the substrate (10) and a gate region layer (22), provided on the memory medium layer sequence (20). Bitline recesses are generated in the gate region layer (22), extending to the memory medium layer sequence (20). Insulating separation layers (36) are then generated on lateral surfaces of the bitline recesses, whereupon a source/drain implantation (38) is carried out after a complete or partial removal of the memory medium layer sequence (20) in the region of the bitline recesses. The substrate is completely exposed in the region of the bitline recesses should this not be the case before the implantation. A metallisation is then generated on the exposed substrate for production of metallic bitlines (40). Said metallisation is insulated from the gate region layer (22) by means of the insulating separation layers (36).
(FR)L'invention concerne un procédé de production de lignes de transmission de bits (40) pour une matrice de cellules de mémoire. Ce procédé comprend d'abord l'étape de préparation d'une structure stratifiée constituée d'un substrat (10) dans la surface duquel sont implantées des cuvettes transistors (12), d'une suite de couches de substance à mémoire (20) se trouvant sur la surface du substrat (10) et d'une couche région de grille (22) se trouvant sur ladite série de couches de substance à mémoire (20). Dans la couche région de grille (22) sont produits des évidements de ligne de transmission de bits qui atteignent la série de couches de substance à mémoire. Ensuite, des couches de séparation (36) isolantes sont réalisées sur des surfaces latérales des évidements de ligne de transmission de bits, après quoi une implantation de source/drain (38) est réalisée lorsque la série de couches de substances à mémoire (20) a été partiellement ou complètement éliminée dans la zone des évidements des lignes de transmission de bits. Le substrat est alors complètement mis à nu dans la zone des évidements de ligne de bits, si cela n'a pas été fait avant l'implantation. On procède ensuite à une métallisation du substrat mis à nu pour réaliser des lignes de transmission de bits (40) métalliques, les parties métallisées étant isolées de la couche région de grille (22) par les couches de séparation (36) isolantes.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)