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1. (WO2002080046) SYSTEME DE CONCEPTION ASSISTE PAR ORDINATEUR POUR AUTOMATISER LA SYNTHESE DE BALAYAGE AU NIVEAU DU TRANSFERT DE REGISTRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/080046    N° de la demande internationale :    PCT/US2002/006671
Date de publication : 10.10.2002 Date de dépôt international : 29.03.2002
Demande présentée en vertu du Chapitre 2 :    30.10.2002    
CIB :
G01R 31/317 (2006.01), G01R 31/3185 (2006.01)
Déposants : SYNTEST TECHNOLOGIES, INC. [US/US]; 505 S. Pastoria Avenue, Suite 101, Sunnyvale, CA 94086 (US).
WANG, Laung-Terng [US/US]; (US) (US Seulement).
KAO, Shih-Chia [--/--]; (TW) (US Seulement).
LIN, Shyh-Horng [--/--]; (TW) (US Seulement).
WANG, Hsin-Po [--/--]; (TW) (US Seulement).
WEN, Xiaoqing [--/--]; (US) (US Seulement).
KILFI, Augusli [--/--]; (TW) (US Seulement).
HSU, Fei-Sheng [--/--]; (TW) (US Seulement)
Inventeurs : WANG, Laung-Terng; (US).
KAO, Shih-Chia; (TW).
LIN, Shyh-Horng; (TW).
WANG, Hsin-Po; (TW).
WEN, Xiaoqing; (US).
KILFI, Augusli; (TW).
HSU, Fei-Sheng; (TW)
Mandataire : ZEGEER, Jim; 801 North Pitt Street, #108, Alexandria, VA 22314 (US)
Données relatives à la priorité :
60/279,710 30.03.2001 US
10/108,238 28.03.2002 US
Titre (EN) COMPUTER-AIDED DESIGN SYSTEM TO AUTOMATE SCAN SYNTHESIS AT REGISTER-TRANSFER LEVEL
(FR) SYSTEME DE CONCEPTION ASSISTE PAR ORDINATEUR POUR AUTOMATISER LA SYNTHESE DE BALAYAGE AU NIVEAU DU TRANSFERT DE REGISTRE
Abrégé : front page image
(EN)A method and system to automate scan synthesis at register-transfer level 'RTL'. The method and system will produce scan HDL code(215) modeled at RTL for an integrated circuit modeled at RTL. The method and system comprise computer-implemented steps of performing RTL testability point selection(208) , scan repair and test point insertion(209), scan replacement and scan stitching(210), scan extraction(211), interactive scan debug(212), interactive scan repair(213), and flush/random test bench generation(214). In addition, the present invention further comprises a method and system for hierarchical scan synthesis by performing scan synthesis module-by-module and then stitching these scanned modules together at top-level(2309). The present invention further comprises integrating and verifying the scan HDL code with other design-for-test 'DFT' HDL code, including boundary-scan and logic BIST 'built-in self-test'(2503).
(FR)L'invention concerne un procédé et un système permettant d'automatiser la synthèse de balayage au niveau du transfert de registre 'RTL'. Le procédé et le système permettront de produire un code HDL (215) de balayage modélisé au RTL pour un circuit intégré modélisé au RTL. Le procédé et le système comportent des étapes mises en oeuvre par ordinateur, qui consistent à effectuer une sélection de point de testabilité (208) RTL, une réparation par balayage et une insertion de point de test (209), un remplacement par balayage et un maillage par balayage (210), une extraction par balayage (211), une mise au point par balayage interactif (212), une réparation par balayage interactif (213), et une production de banc d'essais de vidage/au hasard (214). En outre, l'invention concerne un procédé et un système de synthèse de balayage hiérarchique permettant de réaliser une synthèse de balayage module par module et ensuite de mailler ensemble ces modules balayés au niveau supérieur (2309). L'invention concerne également l'intégration et la vérification du code HDL de balayage par rapport à un autre code HDL de testabilité, y compris le balayage des limites et l'autovérification intégrée logique (BIST) (2503).
États désignés : AU, CA, CN, IN, JP, NZ, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)