WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2002077796) CIRCUIT LOGIQUE POUR EXECUTION D'UNE ADDITION OU D'UNE SOUSTRACTION BINAIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/077796    N° de la demande internationale :    PCT/GB2002/001180
Date de publication : 03.10.2002 Date de dépôt international : 26.03.2002
Demande présentée en vertu du Chapitre 2 :    09.10.2002    
CIB :
G06F 7/50 (2006.01)
Déposants : AUTOMATIC PARALLEL DESIGNS LIMITED [GB/GB]; 7200 The Quorum, Oxford Business Park, Oxford, Oxfordshire OX4 2JZ (GB) (Tous Sauf US).
RUMYNIN, Dmitriy [RU/GB]; (GB) (US Seulement)
Inventeurs : RUMYNIN, Dmitriy; (GB)
Mandataire : COLLINS, John, David; Marks & Clerk, 57-60 Lincolns Inn Fields, London WC2A 3LS (GB)
Données relatives à la priorité :
0107649.6 27.03.2001 GB
Titre (EN) LOGIC CIRCUIT FOR PERFORMING BINARY ADDITION OR SUBTRACTION
(FR) CIRCUIT LOGIQUE POUR EXECUTION D'UNE ADDITION OU D'UNE SOUSTRACTION BINAIRE
Abrégé : front page image
(EN)The logic circuit for performing addition/subtraction of N bit binary numbers performs conditional sum addition by conditionally calculating some result bits (S1,...,S8) as a function of other result bits (S0, S1, S3). Selection circuits (MU) are used to select these result bits among two potential values. The control inputs to these selection circuits (MU) are the 'sum' bits instead of the carry bits used in the prior art. The data inputs to these selection circuits (MU) are generated using overlapped bit-scanning by the CK-circuits at the first level.
(FR)Le circuit logique pour exécution d'une soustraction/addition de nombres binaires de N bits permet d'effectuer une somme conditionnelle en calculant de manière conditionnelle certains bits résultants (S1, ., S8) en tant que fonction d'autres bits résultants (S=, S1, S3). Des circuits de sélection (MU) servent à sélectionner ces bits résultants parmi deux valeurs potentielles. Les entrées de commande de ces circuits de sélection (MU) sont les bits de « somme » et non les bits de retenue utilisés jusqu'alors. Les entrées de données de ces circuits de sélection (MU) sont obtenues par balayage de bits couverts par des circuits CK de premier niveau.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)