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1. (WO2002077792) CIRCUIT LOGIQUE DE MULTIPLICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/077792    N° de la demande internationale :    PCT/GB2002/001343
Date de publication : 03.10.2002 Date de dépôt international : 21.03.2002
Demande présentée en vertu du Chapitre 2 :    11.10.2002    
CIB :
G06F 7/52 (2006.01)
Déposants : AUTOMATIC PARALLEL DESIGNS LIMITED [GB/GB]; 7200 The Quorum, Oxford Business Park, Oxford, Oxfordshire OX4 2JZ (GB) (Tous Sauf US).
TALWAR, Sunil [GB/GB]; (GB) (US Seulement).
RUMYNIN, Dmitriy [RU/GB]; (GB) (US Seulement)
Inventeurs : TALWAR, Sunil; (GB).
RUMYNIN, Dmitriy; (GB)
Mandataire : COLLINS, John, David; Marks & Clerk, 57-60 Lincoln's Inn Fields, London WC2A 3LS (GB)
Données relatives à la priorité :
0107212.3 22.03.2001 GB
Titre (EN) A MULTIPLICATION LOGIC CIRCUIT
(FR) CIRCUIT LOGIQUE DE MULTIPLICATION
Abrégé : front page image
(EN)A multiplication logic circuit comprises array generation logic and array reduction logic. The array reduction logic comprises array reduction logic for a first level of array reduction which comprises maximal length parallel counters for reducing maximal length columns. The output of the maximal length parallel counters are then further reduced by a second level of reduction logic comprising logic circuits with asymmetric delays in order to compensate for the differential delays experienced by the outputs of the maximal length parallel counters.
(FR)Cette invention se rapporte à un circuit logique de multiplication, qui comprend une logique génératrice de tableau et une logique réductrice de tableau. La logique réductrice de tableau est constituée par une logique réductrice de tableau destinée à un premier niveau de réduction de tableau, qui contient des compteurs parallèles de longueur maximale destinés à réduire les colonnes de longueur maximale. La sortie de ces compteurs parallèles de longueur maximale est ensuite réduite par un second niveau de logique de réduction comprenant des circuits logiques associés à des retards asymétriques, afin de compenser les retards différentiels affectant les sorties des compteurs parallèles de longueur maximale.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)