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1. (WO2002050624) ARCHITECTURE DE PROCESSEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2002/050624 N° de la demande internationale : PCT/GB2001/004665
Date de publication : 27.06.2002 Date de dépôt international : 19.10.2001
Demande présentée en vertu du Chapitre 2 : 24.06.2002
CIB :
G06F 15/80 (2006.01)
Déposants : CLAYDON, Anthony, Peter, John[GB/GB]; GB (UsOnly)
CLAYDON, Anne, Patricia[GB/GB]; GB (UsOnly)
PICOCHIP DESIGNS LIMITED[GB/GB]; 14 Sydney Gardens Bath BA2 6BZ, GB (AllExceptUS)
Inventeurs : CLAYDON, Anthony, Peter, John; GB
CLAYDON, Anne, Patricia; GB
Mandataire : O'CONNELL, David, Christopher; Haseltine Lake & Co. Imperial House 15-19 Kingsway London WC2B 6UD, GB
Données relatives à la priorité :
0030993.019.12.2000GB
Titre (EN) PROCESSOR ARCHITECTURE
(FR) ARCHITECTURE DE PROCESSEUR
Abrégé : front page image
(EN) There is described a processor architecture, comprising: a plurality of first bus pairs, each first bus pair including a respective first bus running in a first direction (for example, left to right) and a respective second bus running in a second direction opposite to the first direction (for example right to left); a plurality of second bus pairs,each second bus pair including a respective third bus running in a third direction (for example downwards) and a respective fourth bus running in a fourth direction opposite to the third direction (for example upwards), the third and fourth buses intersecting the first and second buses; a plurality of switch matrices, each switch matrix located at an intersection of a first and a second pair of buses; a plurality of elements arranged in an array, each element being arranged to receive data from a respective first or second bus, and transfer data to a respective first or second bus. The elements in the array include processing elements, for operating on received data, and memory elements, for storing received data. The described architecture has the advantage that it requires relatively little memory, and the memory requirements can be met by local memory elements in the array.
(FR) L'invention concerne une architecture de processeur qui comprend: plusieurs premières paires de bus, chaque première paire de bus comprenant un premier bus correspondant allant dans une première direction (par exemple, de gauche à droite) et un deuxième bus correspondant allant dans une deuxième direction opposée à la première (par exemple, de droite à gauche), et plusieurs deuxièmes paires de bus dont chacune comprend un troisième bus correspondant allant dans une troisième direction (par exemple, vers le bas) et un quatrième bus correspondant allant dans une quatrième direction (par exemple, vers le haut), les troisième et quatrième bus croisant les premier et deuxième bus; plusieurs matrices de commutation, chaque matrice de commutation étant disposée à l'intersection d'une première et d'une deuxième paire de bus; plusieurs éléments aménagés en réseau, chaque élément étant aménagé pour recevoir les données depuis un premier ou un deuxième bus correspondant et transférer les données vers un premier ou un deuxième bus correspondant. Les éléments faisant partie du réseau comprennent des éléments de traitement pour effectuer des opérations sur les données reçues et des éléments de mémoire pour stocker les données reçues. L'architecture décrite présente l'avantage de ne nécessiter que peu de mémoire; les exigences en termes de mémoire correspondent aux éléments de mémoire locaux dans le réseau.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)