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1. (WO2002048727) ETALONNAGE DE CANAUX ASYMETRIQUES POUR UNE PERFORMANCE DIFFERENTIELLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/048727    N° de la demande internationale :    PCT/US2001/046390
Date de publication : 20.06.2002 Date de dépôt international : 03.12.2001
Demande présentée en vertu du Chapitre 2 :    11.07.2002    
CIB :
H03K 5/08 (2006.01), H03K 5/24 (2006.01)
Déposants : TERADYNE, INC. [US/US]; 321 Harrison Avenue Boston, MA 02118 (US)
Inventeurs : ADAM, Sean, P.; (US).
BOWHERS, William, J.; (US)
Mandataire : RUBENSTEIN, Bruce, D.; Teradyne, Inc. 321 Harrison Avenue Boston, MA 02118 (US)
Données relatives à la priorité :
09/735,261 12.12.2000 US
Titre (EN) CALIBRATING SINGLE ENDED CHANNELS FOR OBTAINING DIFFERENTIAL PERFORMANCE LEVEL
(FR) ETALONNAGE DE CANAUX ASYMETRIQUES POUR UNE PERFORMANCE DIFFERENTIELLE
Abrégé : front page image
(EN)In an automatic test system, a technique for deskewing driver circuits allows differential signals to cross at or near their 50%-points. First and second driver circuits, respectively coupled to first and second inputs of a measurement circuit, each generate an edge that propagates toward the DUT and reflects back when it reaches an unmatched load at the DUT. The test system measures the time interval between the edge and its reflection, for each input of the measurement circuit. Variable delay circuits are disposed in series with each of the driver circuits. In response to the measured time intervals, the test system adjusts the variable delay circuits, to ensure that signals from the first and second driver circuits arrive at the DUT at substantially the same time.
(FR)Dans un système de test automatique, une technique de réalignement de circuits pilotes permet un croisement des signaux différentiels le plus près possible des points médians. Des premier et second circuits pilotes, couplés respectivement à des première et seconde entrées d'un circuit de mesure, génèrent chacun une crête qui se propage vers le dispositif en cours de test et se réfléchit lorsqu'elle atteint une charge inadaptée au niveau du dispositif en cours de test. Le système de test mesure l'intervalle de temps entre la crête et sa réflexion, pour chaque entrée du circuit de mesure. Des circuits retard variables sont montés en série sur chacun des circuits pilotes. En réponse aux intervalles de temps mesurés, le système de test ajuste les circuits retard variables afin d'assurer que les signaux provenant des premier et second circuits pilotes parviennent au dispositif en cours de test pratiquement au même moment.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)