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1. (WO2002047270) BOUCLE A PHASE ASSERVIE POUR LA RECUPERATION D'UN SIGNAL D'HORLOGE A PARTIR D'UN SIGNAL DE DONNEES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/047270    N° de la demande internationale :    PCT/DE2001/004523
Date de publication : 13.06.2002 Date de dépôt international : 03.12.2001
Demande présentée en vertu du Chapitre 2 :    08.07.2002    
CIB :
H03L 7/081 (2006.01), H03L 7/085 (2006.01), H04L 7/033 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, 81669 München (DE) (Tous Sauf US).
UNTERRICKER, Reinhold [DE/DE]; (DE) (US Seulement)
Inventeurs : UNTERRICKER, Reinhold; (DE)
Mandataire : EPPING, HERMANN & FISCHER; Ridlerstrasse 55, 80339 München (DE)
Données relatives à la priorité :
100 60 911.2 07.12.2000 DE
Titre (DE) PHASENREGELSCHLEIFE ZUR RÜCKGEWINNUNG EINES TAKTSIGNALS AUS EINEM DATENSIGNAL
(EN) PHASE LOCKED LOOP FOR RECOVERING A CLOCK SIGNAL FROM A DATA SIGNAL
(FR) BOUCLE A PHASE ASSERVIE POUR LA RECUPERATION D'UN SIGNAL D'HORLOGE A PARTIR D'UN SIGNAL DE DONNEES
Abrégé : front page image
(DE)Es ist eine Phasenregelschleife zur Rückgewinnung eines Taktsignals (CL) aus einem Datensignal (DS) angegeben, die eine Verzögerungsregelschleife (DLL) mit einem nichtlinearen, digitalen Phasendetektor (DPD) umfasst. Die in einer Phasenregelschleife eingebettete Verzögerungsregelschleife wirkt dabei wie ein linearer Phasendetektor. Die beschriebene Phasenregelschleife ist mit geringem Aufwand realisierbar und besonders zur Anwendung in der Datenkommunikation geeignet.
(EN)The invention relates to a phase lock loop for recovering a clock signal (CL) from a data signal (DS), comprising a delay lock loop (DLL) with a non-linear, digital phase detector (DPD). The delay lock loop that is embedded in the phase lock loop acts as a linear phase detector. The inventive phase lock loop is economical to produce and is particularly suitable for use in data communications.
(FR)Boucle à phase asservie pour la récupération d'un signal d'horloge (CL) à partir d'un signal de données (DS), qui comporte une boucle de régulation de retard (DLL) avec un détecteur de phase (DPD) numérique non linéaire. La boucle de régulation de retard incorporée dans une boucle à phase asservie possède une action identique à celle d'un détecteur de phase linéaire. La boucle à phase asservie selon la présente invention, qui peut être réalisée de manière simple, est particulièrement adaptée pour être utilisée dans la communication de données.
États désignés : CA, CN, JP, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)