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1. (WO2002047267) DISPOSITIF À CIRCUIT IMPRIMÉ À SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/047267    N° de la demande internationale :    PCT/JP2000/008563
Date de publication : 13.06.2002 Date de dépôt international : 04.12.2000
Demande présentée en vertu du Chapitre 2 :    04.12.2000    
CIB :
H03K 3/037 (2006.01)
Déposants : HITACHI, LTD [JP/JP]; 6, Kanda Surugadai 4-chome Chiyoda-ku Tokyo 101-8010 (JP) (Tous Sauf US).
MARUYAMA, Tetsuya [JP/JP]; (JP) (US Seulement)
Inventeurs : MARUYAMA, Tetsuya; (JP)
Mandataire : TOKUWAKA, Kousei; 16-8, Inokashira 5-Chome Mitaka-shi Tokyo 181-0001 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF À CIRCUIT IMPRIMÉ À SEMI-CONDUCTEUR
Abrégé : front page image
(EN)A digital logic circuit having level trigger flip-flop circuits and a logic circuit provided between them so as to execute a circuit operation sequence in synchronism with a second clock signal. The level trigger flip-flop circuits are provided, and the logic circuit is divided and supplied with a first clock signal having the same frequency as the second clock signal. The period during which the level trigger flip-flop circuits operating with the first clock signal are through and the period during which the level trigger flip-flop circuits operating with the second clock signal are through do not overlap with each other or overlap for a time equal to or shorter than the delay time of the logic circuit.
(FR)L'invention concerne un circuit logique numérique comprenant des circuits à déclenchement d'Eccles et Jordan et un circuit logique disposé entre ces derniers afin d'exécuter une séquence de fonctionnement de circuit en synchronisation avec un second signal d'horloge. On produit les circuits à déclenchement d'Eccles et Jordan, puis on divise le circuit logique, auquel on fournit un premier signal d'horloge présentant la même fréquence que le second signal d'horloge. La période pendant laquelle les circuits à déclenchement d'Eccles et Jordan fonctionnant avec le premier signal d'horloge sont passants et la période pendant laquelle les circuits à déclenchement d'Eccles et Jordan fonctionnant avec le second signal d'horloge sont passants ne se chevauchent pas entre elles ou se chevauchent pendant une durée égale au temps de retard du circuit logique ou supérieure audit temps de retard.
États désignés : CN, JP, KR, SG, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)