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1. (WO2002047151) METHOD DE FABRICATION D'UNE PUCE SEMI-CONDUCTRICE A L'AIDE D'UNE COUCHE DE RIGIDITE INTEGREE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/047151    N° de la demande internationale :    PCT/FR2001/003846
Date de publication : 13.06.2002 Date de dépôt international : 05.12.2001
Demande présentée en vertu du Chapitre 2 :    03.06.2002    
CIB :
H01L 21/60 (2006.01), H01L 23/31 (2006.01), H01L 23/498 (2006.01)
Déposants : GEMPLUS [FR/FR]; Parc d'Activités de Gémenos, Avenue du Pic de Bertagne, F-13420 Gémenos (FR) (Tous Sauf US).
PATRICE, Philippe [FR/FR]; (FR) (US Seulement)
Inventeurs : PATRICE, Philippe; (FR)
Mandataire : GEMPLUS; Service Propriété Intellectuelle, Avenue du Pic de Bertagne, Parc D'activité de Géménos, BP100, F-13881 Géménos Cedex (FR)
Données relatives à la priorité :
00/15941 05.12.2000 FR
Titre (EN) METHOD FOR MAKING A SEMICONDUCTOR CHIP USING AN INTEGRATED RIGIDITY LAYER
(FR) METHOD DE FABRICATION D'UNE PUCE SEMI-CONDUCTRICE A L'AIDE D'UNE COUCHE DE RIGIDITE INTEGREE
Abrégé : front page image
(EN)The invention concerns an electronic device (1) comprising the following steps: permanently fixing by calendering on the side of a wafer defining active surfaces, a rigid dielectric layer (8), thereby forming an assembly (8, 9) capable of being handled; forming perpendicular to the bond pad (6) at least a recess for access (11) to said pad (6); handling said rigid assembly by means of said dielectric layer (8); cutting out the rigid assembly jointly through the dielectric layer (8) and the wafer (9); then connecting after transferring the chip (2), the bond pad (6) to the contact pad (7) above at least part (17) of the dielectric layer.
(FR)Le procédé de fabrication d'un dispositif électronique (1) comprend les étapes suivantes: fixer définitivement par laminage sur le côté d'un wafer définissant les faces actives, une couche diélectrique (8) de rigidité, en formant ainsi un ensemble (8, 9) manipulable; former au droit du plot de connexion (6) au moins un évidemment d'accès (11) à ce plot (6); manipuler cet ensemble rigide à l'aide de cette couche diélectrique (8); découper l'ensemble rigide conjointement à travers la couche diélectrique (8) et le wafer (9); puis connecter après une étape de report de la puce (2), le plot de connexion (6) à la plage de contact (7) au dessus d'au moins une partie (17) de la couche diélectrique (8).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : français (FR)
Langue de dépôt : français (FR)