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1. (WO2002047061) CIRCUIT GENERATEUR D'HORLOGE DESTINE A UN AFFICHAGE ET AFFICHAGE COMPRENANT CE DERNIER
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/047061    N° de la demande internationale :    PCT/JP2001/010687
Date de publication : 13.06.2002 Date de dépôt international : 06.12.2001
CIB :
G09G 3/30 (2006.01), G09G 3/36 (2006.01)
Déposants : SONY CORPORATION [JP/JP]; 7-35, Kitashinagawa 6-chome Shinagawa-ku, Tokyo 141-0001 (JP) (Tous Sauf US).
NAKAJIMA, Yoshiharu [JP/JP]; (JP) (US Seulement).
MAKI, Yasuhito [JP/JP]; (JP) (US Seulement).
MAEKAWA, Toshikazu [JP/JP]; (JP) (US Seulement)
Inventeurs : NAKAJIMA, Yoshiharu; (JP).
MAKI, Yasuhito; (JP).
MAEKAWA, Toshikazu; (JP)
Mandataire : NAKAMURA, Tomoyuki; c/o Miyoshi International Patent Office 9th Floor, Toranomon Daiichi Building, 2-3, Toranomon 1-chome Minato-ku, Tokyo 105-0001 (JP)
Données relatives à la priorité :
2000-371043 06.12.2000 JP
2000-371044 06.12.2000 JP
2000-371047 06.12.2000 JP
2000-372350 07.12.2000 JP
2000-372354 07.12.2000 JP
2000-372355 07.12.2000 JP
Titre (EN) TIMING GENERATING CIRCUIT FOR DISPLAY AND DISPLAY HAVING THE SAME
(FR) CIRCUIT GENERATEUR D'HORLOGE DESTINE A UN AFFICHAGE ET AFFICHAGE COMPRENANT CE DERNIER
Abrégé : front page image
(EN)A timing generating circuit (15), an H driver (13U), a V driver (14), and a display area part (12) are integrally provided on a glass substrate (11). A timing pulse used for the H driver (13U) and the V driver (14) is generated from the timing data created by a shift register (31U) of the H driver (13U)and a shift register (14A) of the V driver (14). Thus, a timing generating circuit contributory to reduction of the size and cost of a set and an active matrix display including such a timing generating circuit are realized.
(FR)Un circuit générateur d'horloge (15), une attaque horizontale (13U), une attaque verticale (14) et une partie (12) de zone d'affichage sont réunis sur un substrat de verre (11). Une impulsion de synchronisation destinée à l'attaque horizontale (13U) et à l'attaque verticale (14) est générée à partir des données de synchronisation crées par un registre à décalage (31U) de l'attaque horizontale (13U) et un registre à décalage (14A) de l'attaque verticale (14). De cette manière on réalise un circuit générateur d'horloge qui contribue à réduire la taille et le coût d'un appareil et un affichage à matrice active comprenant un tel circuit générateur d'horloge.
États désignés : CN, KR, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)