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1. (WO2002045157) FORMATION SIMULTANEE DE STOCKAGE DE CHARGE ET DE LIGNE BINAIRE POUR UNE ISOLATION DE CANAL MOT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2002/045157 N° de la demande internationale : PCT/US2001/024829
Date de publication : 06.06.2002 Date de dépôt international : 07.08.2001
Demande présentée en vertu du Chapitre 2 : 26.02.2002
CIB :
H01L 21/8246 (2006.01) ,H01L 27/105 (2006.01) ,H01L 27/115 (2006.01)
Déposants : FASL LLC[US/US]; One AMD Place Mail Stop 68 Sunnyvale, CA 94088-3453, US
Inventeurs : RAMSBEY, Mark, T.; US
YANG, Jean, Y.; US
SHIRAIWA, Hidehiko; US
VAN BUSKIRK, Michael, A.; US
ROGERS, David, M.; US
SUNKAVALLI, Ravi; US
WANG, Janet; US
DERHACOBIAN, Narbeh; US
WU, Yider; US
Mandataire : RODDY, Richard, J.; Advanced Micro Devices, Inc. One AMD Place Mail Stop 68 Sunnyvale, CA 94088-3453, US
PICKER, Madeline, M.; Brookes Batchellor 102-108 Clerkenwell Road London EC1M 5SA, GB
Données relatives à la priorité :
09/723,63528.11.2000US
Titre (EN) SIMULTANEOUS FORMATION OF CHARGE STORAGE AND BITLINE TO WORLDLINE ISOLATION
(FR) FORMATION SIMULTANEE DE STOCKAGE DE CHARGE ET DE LIGNE BINAIRE POUR UNE ISOLATION DE CANAL MOT
Abrégé : front page image
(EN) One aspect of the present invention relates to a method of forming a non-volatile semiconductor memory device, involving the sequential or non-sequential steps of forming a charge trapping dielectric (14) over a substrate (12), the substrate (12) having a core region (16) and a periphery region (18); removing at least a portion of the charge trapping dielectric (14) in the periphery region (18); forming a gate dielectric (22) in the periphery region (18); forming buried bitlines (26) in the core region (16); and forming gates (28) in the core region (16) and the periphery region (18).
(FR) Un aspect de la présente invention concerne un procédé permettant de former un dispositif mémoire à semi-conducteurs non-volatile et comportant les opérations sequentielle ou non séquentielle : - de formation d'un diélectrique piégeur de charge (14) sur un substrat (12), le substrat (12) ayant une zone principale (16) et une zone périphérique (18); - d'enlèvement d'au moins une partie du diélectrique piégeur de charge (14) dans la zone périphérique (18); - de formation d'un diélectrique porte (22) dans la zone périphérique (18); - de formation de lignes binaires (26) noyées dans la zone principale (16); et de formation de portes (28) dans la zone principale (16) et la zone périphérique (18).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)