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1. (WO2002045094) PROCEDE ET APPAREIL D'AUTOREPARATION INTEGREE DE RESEAUX MEMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2002/045094 N° de la demande internationale : PCT/US2001/050084
Date de publication : 06.06.2002 Date de dépôt international : 22.10.2001
Demande présentée en vertu du Chapitre 2 : 07.06.2002
CIB :
G01R 31/28 (2006.01) ,G11C 7/00 (2006.01) ,G11C 29/00 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC.[US/US]; One AMD Place Mail Stop 68 Sunnyvale, CA 94088-3453, US
Inventeurs : WOOD, Timothy, J.; US
TUPURI, Raghuram, S.; US
ZURASKI, Gerald, D., Jr.; US
Mandataire : DRAKE, Paul, S.; Advanced Micro Devices, Inc. 5204 East Ben While Boulevard Mail Stop 562 Austin, TX 78741, US
Données relatives à la priorité :
09/728,28501.12.2000US
Titre (EN) METHOD AND APPARATUS FOR BUILT-IN SELF-REPAIR OF MEMORY STORAGE ARRAYS
(FR) PROCEDE ET APPAREIL D'AUTOREPARATION INTEGREE DE RESEAUX MEMOIRE
Abrégé : front page image
(EN) An integrated circuit device includes a memory array (10) having a plurality of memory cells arranged in a plurality of rows (12) and a plurality of columns (23). First and second redundant rows (17) of memory cells and a first redundant column (18) of memory cells are provided. A test circuit (201) is coupled to the memory array (10) and is adapted to test a plurality of memory cells coupled to each of the plurality of rows (21). A control circuit (203) is coupled to the test circuit (201) and is adapted to receive test results from the test circuit (201), the control circuit (203) being adapted to respond to a detection of a defective memory cell to determine an assignment of at least one of the first and second redundant rows (17) and first redundant column (18). A first register (220) is coupled to the control circuit (203) and adapted to receive an assignment of the first redundant row (17) in response to a determination by the control circuit (203), a second register (240) is coupled to the control circuit (203) and adapted to receive an assignment of the first redundant column (18) in response to a determination by the control circuit (203), and a third register (230) is coupled to the control circuit (203) and adapted to receive an assignment of the second redundant row (17) in response to a determination by the control circuit (203).
(FR) La présente invention concerne un dispositif de circuit intégré qui comprend un réseau mémoire (10) comportant une pluralité de cellules mémoire agencées en une pluralité de rangées (12) et une pluralité de colonnes (23). Le dispositif de l'invention comprend une première et une seconde rangée redondante (17) de cellules mémoire et une première colonne redondante (18) de cellules mémoire. Un circuit de test (201) est couplé au réseau mémoire (10), qui est apte à tester une pluralité de cellules mémoire couplées à chaque rangée de la pluralité de rangées (21). Un circuit de commande (203) couplé au circuit de test (201) est apte à recevoir des résultats de test en provenance du circuit de test (201) et à répondre à la détection d'une cellule mémoire défaillante pour déterminer une affectation de la première et/ou de la seconde rangée redondante (17) et de la première colonne redondante (18). Un premier registre (220) couplé au circuit de commande (203) est apte à recevoir une affectation de la première rangée redondante (17) en réponse à une détermination du circuit de commande (203), un second registre (240) couplé au circuit de commande (203) est apte à recevoir une affectation de la première colonne redondante (18) en réponse à une détermination du circuit de commande (203), et un troisième registre (230) couplé au circuit de commande (203) est apte à recevoir une affectation de la seconde rangée redondante (17) en réponse à une détermination du circuit de commande (203).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)