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1. (WO2002021775) SYSTÈME DE PARTAGE DE DONNÉES MÉMOIRE DE PLUSIEURS STATIONS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/021775    N° de la demande internationale :    PCT/JP2001/007483
Date de publication : 14.03.2002 Date de dépôt international : 30.08.2001
CIB :
H04J 3/06 (2006.01), H04L 12/417 (2006.01), H04L 29/06 (2006.01)
Déposants : KOYO ELECTRONICS INDUSTRIES CO., LTD. [JP/JP]; 1-171, Tenjin-cho Kodaira-shi, Tokyo 187-0004 (JP) (Tous Sauf US).
STEP TECHNICA CO., LTD. [JP/JP]; 4-4-10, Kuboinari Iruma-shi, Saitama 358-0024 (JP) (Tous Sauf US).
MUGITANI, Tomihiro [JP/JP]; (JP) (US Seulement).
NATSUI, Toshiki [JP/JP]; (JP) (US Seulement)
Inventeurs : MUGITANI, Tomihiro; (JP).
NATSUI, Toshiki; (JP)
Mandataire : SAWADA, Masao; Sawada & Associates 3-13-6-1211, Minamirokugo Ohta-ku, Tokyo 144-0045 (JP)
Données relatives à la priorité :
2000-265396 01.09.2000 JP
Titre (EN) PLURAL STATION MEMORY DATA SHARING SYSTEM
(FR) SYSTÈME DE PARTAGE DE DONNÉES MÉMOIRE DE PLUSIEURS STATIONS
Abrégé : front page image
(EN)A plural station memory data sharing system in which packets are sent/received between plural stations interconnected through communication lines. Each station has a unique station address value, and the time is made to correspond to each station address value. The internal clock (39) in each station indicates the same time and circulates from time T00 to an upper limit time TM. When the internal clock (39) indicates a time corresponding to the station address value of a station, data stored in a memory at the address position corresponding to the station address value is buried in a packet and the packet is sent through a communication line. An allowance time error sensing circuit (34) compares the calculated correct time of the internal clock of the station and the time indicated by the internal clock. If the error is out of an allowance range, the internal clock (39) is forcedly calibrated to the correct time.
(FR)L'invention concerne un système de partage de données mémoire de plusieurs stations, dans lequel des paquets sont envoyés /reçus entre plusieurs stations reliées entre elles par des lignes de communication. Chaque station possède une valeur adresse de station unique, l'heure étant prévue de manière à correspondre à la valeur adresse de chaque station. L'horloge interne (39) de chaque station indique la même heure et circule entre l'heure T¿00? et une heure limite supérieure T¿M?. Lorsque l'horloge interne (39) indique une heure correspondant à la valeur adresse d'une station, les données stockées dans une mémoire à la position d'adresse correspondant à la valeur adresse de la station sont enfouies dans un paquet, lequel est envoyé sur une ligne de communication. Un circuit de détection de tolérance d'erreur de synchronisation (34) compare l'heure de correction calculée de l'horloge interne de la station à l'heure indiquée par l'horloge interne. Si l'erreur se situe hors d'une plage de tolérance, on force l'étalonnage de l'horloge interne (39) à l'heure correcte.
États désignés : CN, KR, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)