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1. (WO2002021694) ARCHITECTURE TYPE RESEAU PREDIFFUSE PROGRAMMABLE A SUPERPOSITION DE TUILES POSSIBLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/021694    N° de la demande internationale :    PCT/US2001/027172
Date de publication : 14.03.2002 Date de dépôt international : 31.08.2001
Demande présentée en vertu du Chapitre 2 :    01.04.2002    
CIB :
H03K 19/177 (2006.01)
Déposants : ACTEL CORPORATION [US/US]; 955 East Arques Avenue, Sunnyvale, CA 94086 (US)
Inventeurs : LIEN, Fran; (US)
Mandataire : D'ALESSANDRO, Kenneth; Sierra Patent Group, Ltd., Box 6149, Stateline, NV 89449 (US)
Données relatives à la priorité :
09/654,240 02.09.2000 US
Titre (EN) TILEABLE FIELD-PROGRAMMABLE GATE ARRAY ARCHITECTURE
(FR) ARCHITECTURE TYPE RESEAU PREDIFFUSE PROGRAMMABLE A SUPERPOSITION DE TUILES POSSIBLE
Abrégé : front page image
(EN)An apparatus includes a field-programmable gate array (FPGA). The FPGA includes a first FPGA tile, and the first FPGA tile includes a plurality of functional groups (FGs), a regular routing structure, and a plurality of interface groups (IGs). The plurality of FGs are arranged in rows and columns with each of the FGs being configured to receive regular input signals, perform a logic operation, and generate regular output signals. The regular routing structure is coupled to the FGs and configured to receive the regular output signals, route signals within the first FPGA tile, and provide the regular input signals to the FGs. The plurality of IGs surround the plurality of FGs such that one IG is positioned at each end of each row and column. Each of the IGs is coupled to the regular routing structure and configured to transfer signals from the regular routing structure to outside of the first FPGA tile.
(FR)L'invention concerne un dispositif comprenant un réseau prédiffusé programmable (FPGA). Ce FPGA comprend une première tuile FPGA, et la première tuile FPGA comprend une pluralité de groupes fonctionnels (FG), une structure de routage régulière, et une pluralité de groupes d'interface (IG). La pluralité de FG sont disposés en rangées et en colonnes, chaque FG étant configuré pour recevoir des signaux d'entrée réguliers, effectuer des opérations logiques, et générer des signaux de sortie réguliers. La structure de routage régulière est couplée aux FG et configurée pour recevoir les signaux de sortie réguliers, les signaux de routage dans la première tuile FPGA, et pour fournir les signaux d'entrée réguliers aux FG. La pluralité de IG entourent la pluralité de FG, de façon qu'un IG soit situé à chaque extrémité de chaque rangée et de chaque colonne. Chacun des IG est couplé à la structure de routage régulière et configuré pour transférer des signaux de la structure de routage régulière vers l'extérieur de la première tuile FPGA.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)