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1. (WO2002019550) PROCEDE ET APPAREIL AMELIORES POUR SYNCHRONISER UN RECEPTEUR DE DONNEES NUMERIQUES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/019550    N° de la demande internationale :    PCT/US2001/027188
Date de publication : 07.03.2002 Date de dépôt international : 31.08.2001
Demande présentée en vertu du Chapitre 2 :    28.02.2002    
CIB :
H03L 7/07 (2006.01), H03L 7/087 (2006.01), H03L 7/191 (2006.01), H03L 7/23 (2006.01), H04J 3/06 (2006.01)
Déposants : UT-BATTELLE, LLC [US/US]; P.O. Box 2008 Oak Ridge, TN 37831 (US)
Inventeurs : SMITH, Stephen, F.; (US).
TURNER, Gary, W.; (US)
Mandataire : JOHN J. Bruckner; Gray Cary Ware & Freidenrich LLP 1221 S. MoPac expressway, Suite 400 Austin, Texas 78746-6875 (US)
Données relatives à la priorité :
09/653,788 01.09.2000 US
Titre (EN) DIGITAL-DATA RECEIVER SYNCHRONIZATION METHOD AND APPARATUS
(FR) PROCEDE ET APPAREIL AMELIORES POUR SYNCHRONISER UN RECEPTEUR DE DONNEES NUMERIQUES
Abrégé : front page image
(EN)An improved digital-data receiver synchronization apparatus and method is provided wherein memory devices in the receiver such as phase-lock loops are provided with composite phase-frequency detectors, mutually cross-connected comparison feedback means, or both, to provide robust reception of digital data signals. The apparatus and method are preferably utilized with synchronous architecture wherein a single master clock is used to provide frequency signals to the memory devices, and also can be used with asynchronous architecture. The apparatus and method provide fast lock-up times in moderately to severely noisy conditions and have improved tolerances to clock asymmetries.
(FR)L'invention concerne un appareil et un procédé améliorés pour synchroniser un récepteur de données numériques. Le récepteur comporte des dispositifs à mémoire, tels que des boucles à verrouillage de phase (PLL), comprenant des détecteurs composites de phase-fréquence et/ou des moyens à rétroaction de comparaison interconnectés, garantissant une réception robuste des signaux de données numériques. Cet appareil et ce procédé s'utilisent de préférence avec une architecture synchrone, dans laquelle une horloge maîtresse unique est utilisée pour fournir des signaux de fréquence aux dispositifs à mémoire, mais ils peuvent également être utilisés avec une architecture asynchrone. Cet appareil et ce procédé permettent d'obtenir des temps de verrouillage réduits dans des conditions de bruit modéré à fort et présentent des tolérances améliorées aux asymétries d'horloges.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)