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1. (WO2002017582) INTERFACE DE SIGNAL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/017582    N° de la demande internationale :    PCT/US2001/041898
Date de publication : 28.02.2002 Date de dépôt international : 27.08.2001
Demande présentée en vertu du Chapitre 2 :    22.03.2002    
CIB :
H04L 25/49 (2006.01)
Déposants : APPLIED MICRO CIRCUITS CORPORATION [US/US]; 4715 Innovation Drive, Fort Collins, CO 80525 (US) (Tous Sauf US).
BARTLETT, Donald, M. [US/US]; (US) (US Seulement)
Inventeurs : BARTLETT, Donald, M.; (US)
Mandataire : GALLENSON, Mavis, S.; LADAS & PARRY, 5670 Wilshire Boulevard, Suite 2100, Los Angeles, CA 90036 (US)
Données relatives à la priorité :
60/228,003 25.08.2000 US
09/941,245 27.08.2001 US
Titre (EN) TRANSMITTING A MULTIBIT SIGNAL ON A SINGLE CONNECTOR
(FR) INTERFACE DE SIGNAL
Abrégé : front page image
(EN)The present invention provides a method and apparatus to save area of an IC. Included in the present invention is a method of transmitting an signal over a single interconnect between functional blocks of the IC. The method includes generating a scaled or encoded signal responsive to a first digital signal by summing currents responsive to the first control signal. The summed currents, which may be the sum of one or more currents, is the scaled signal. The encoded signal is transmitted over a single interconnect. This transmission occurs in one clock period in contrast to the at least two clock periods required to serially transmit data. The encoded signal is then used to generate a second digital signal. The generation of the second digital signal preferably includes mirroring the current of the encoded signal. The mirrored current is can then generate one or more separate voltages which are used to generate the second digital signal. The method of the present invention is preferably accomplished by an interface that includes two converters and a single interconnect there between. The first converter uses at least two parallel transistors that are responsively controlled by the first digital signal to create at least one current. The transistors are either sized in increments of one or powers of two relative to each other. The at least one current is summed to generate the encoded signal. The encoded signal is provided preferably as a current available on the interconnect. The second converter mirrors the current of the encoded signal to produce at least two node voltages. The second converter preferably includes a mirror circuit coupled to a load to form at least two nodes there between. The mirrored current through the load produces a voltage at each node. Each node is coupled preferably to a buffer that detects whether the node voltage is in a high or low state. Each buffer preferably includes hysteresis to unwanted voltage noise.
(FR)L'invention concerne un procédé et un dispositif permettant d'économiser une zone d'un circuit intégré (CI). L'invention concerne un procédé permettant de transmettre un signal par une seule interconnexion entre des blocs fonctionnels du CI. Ce procédé consiste à générer un signal redimensionné ou codé en réponse à un premier signal numérique en additionnant les courants en réponse au premier signal de commande. Les courants additionnés, qui peuvent être la somme d'un ou de plusieurs courants, constituent le signal redimensionné. Le signal codé est transmis à travers une interconnexion unique. A la différence de la transmission de données en série, qui nécessite au moins deux périodes d'horloge, la transmission se déroule ici au cours d'une période d'horloge. Le signal codé est alors utilisé pour générer un second signal numérique. La génération de ce second signal numérique comprend de préférence un processus consistant à dériver un courant miroir du signal codé, puis à utiliser une ou plusieurs tensions distinctes générées par ce courant miroir pour produire le second signal numérique. Ce procédé est de préférence mis en oeuvre par une interface comprenant deux convertisseurs reliés par une seule interconnexion. Le premier convertisseur comprend au moins deux transistors parallèles commandés par le premier signal numérique et générant au moins un courant en réponse à ce dernier. Les transistors sont calibrés de manière présenter soit des incrémentations de un, soit une puissances de deux l'un par rapport à l'autre. Le ou les courants sont additionnées afin de produire le signal codé. Le signal codé est fourni de préférence sous forme d'un courant disponible dans l'interconnexion. Le second convertisseur génère un courant miroir du signal afin de produire au moins deux tensions de noeud. Le second convertisseur comprend de préférence un circuit miroir connecté à une charge, ces deux unités étant séparées par au moins deux noeuds. Le passage du courant miroir à travers la charge produit une tension dans chaque noeud. Chaque noeud est de préférence connecté à un tampon qui détecte si la tension de noeud est élevée ou basse. Chaque tampon comprend de préférence une hysterésis agissant sur le bruit indésirable.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)