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1. (WO2002013262) TECHNOLOGIE DE PORTE POUR CANAL DE SURFACE CONTRAINT ET DISPOSITIFS MOSFET À CANAL EN TRANCHÉE CONTRAINT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2002/013262 N° de la demande internationale : PCT/US2001/024614
Date de publication : 14.02.2002 Date de dépôt international : 06.08.2001
Demande présentée en vertu du Chapitre 2 : 26.02.2002
CIB :
H01L 21/20 (2006.01) ,H01L 21/336 (2006.01) ,H01L 29/10 (2006.01) ,H01L 29/78 (2006.01)
Déposants : AMBERWAVE SYSTEMS CORPORATION[US/US]; 13 Garabedian Drive Salem, NH 03079, US
Inventeurs : FITZGERALD, Eugene, A.; US
HAMMOND, Richard; US
CURRIE, Matthew; US
Mandataire : BELOBORODOV, Mark, L. ; Testa, Hurwitz & Thibeault, LLP High Street Tower 125 High Street Boston, MA 02110, US
HAMMOND, Andrew; Göteborgs Patentbyrå Dahls Sjoporten 4 S-417 64 Göteborg, SE
Données relatives à la priorité :
60/223,59507.08.2000US
Titre (EN) GATE TECHNOLOGY FOR STRAINED SURFACE CHANNEL AND STRAINED BURIED CHANNEL MOSFET DEVICES
(FR) TECHNOLOGIE DE PORTE POUR CANAL DE SURFACE CONTRAINT ET DISPOSITIFS MOSFET À CANAL EN TRANCHÉE CONTRAINT
Abrégé : front page image
(EN) A semiconductor structure including a relaxed Si1-xGex layer on a substrate, a strained channel layer on said relaxed Si1-xGex layer, and a sacrificial Si1-yGey layer. The sacrificial Si1-yGey layer is removed before providing a dielectric layer. The dielectric layer includes a gate dielectric of a MOSFET. In alternative embodiements, the structure includes a Si1-zGey spacer layer and a Si layer. In another embodiment of the invention there is provided a method of fabricating a semiconductor device including providing a semiconductor heterostructure, the heterostructure having a relaxed Si1-xGex layer on a substrate, a strained channel layer on the relaxed Si1-xGex layer, and a Si1-yGey layer; removing the Si1-yGey layer; and providing a dielectric layer.
(FR) La présente invention concerne une structure à semi-conducteurs comprenant une couche de Si1-xGex non contrainte sur un substrat, une couche canal contrainte sur la couche de Si1-xGex non contrainte, et une couche de Si1-yGey sacrificiel. Cette couche de Si1-yGey sacrificiel est retirée avant la réalisation d'une couche diélectrique. La couche diélectrique inclut un diélectrique de porte d'un MOSFET. Selon d'autres modes de réalisation, la structure comporte une couche intercalaire de Si1-zGey et une couche de Si. Un autre mode de réalisation de l'invention concerne un procédé de fabrication d'un dispositif à semi-conducteurs comprenant, d'une part la réalisation d'une hétérostructure à semi-conducteurs, laquelle hétérostructure est constituée d'une couche de Si1-xGex non contrainte sur un substrat, d'une couche canal contrainte sur la couche de Si1-xGex non contrainte, et d'une couche de Si1-yGey, et d'autre part l'enlèvement de la couche de Si1-yGey puis la réalisation d'une couche diélectrique.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)