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1. (WO2002012995) COMPTEUR PARALLELE ET CIRCUIT LOGIQUE DE MULTIPLICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/012995    N° de la demande internationale :    PCT/GB2001/003415
Date de publication : 14.02.2002 Date de dépôt international : 27.07.2001
Demande présentée en vertu du Chapitre 2 :    04.03.2002    
CIB :
G06F 7/52 (2006.01), G06F 7/60 (2006.01)
Déposants : AUTOMATIC PARALLEL DESIGNS LIMITED [GB/GB]; 7200 The Quorum Oxford Business Park Oxford Oxfordshire OX4 2JZ (GB) (Tous Sauf US).
MEULEMANS, Peter [NL/GB]; (GB) (US Seulement).
RUMYNIN, Dmitriy [GB/RU]; (RU) (US Seulement).
TALWAR, Sunil [GB/GB]; (GB) (US Seulement)
Inventeurs : MEULEMANS, Peter; (GB).
RUMYNIN, Dmitriy; (RU).
TALWAR, Sunil; (GB)
Mandataire : COLLINS, John, David; Marks & Clerk 57-60 Lincoln's Inn Fields London WC2A 3LS (GB)
Données relatives à la priorité :
0019287.2 04.08.2000 GB
0101961.1 25.01.2001 GB
Titre (EN) A PARALLEL COUNTER AND A LOGIC CIRCUIT FOR PERFORMING MULTIPLICATION
(FR) COMPTEUR PARALLELE ET CIRCUIT LOGIQUE DE MULTIPLICATION
Abrégé : front page image
(EN)A logic circuit such as a parallel counter comprises logic for generating output bits as elementary symmetric functions of the input bits. The parallel counter can be used in a multiplication circuit. A multiplication circuit is also provided in which an array of combinations of each bit of a binary number with each other bit of another binary number is generated having a reduced form in order to reduce the steps required in array reduction.
(FR)L'invention concerne un circuit logique, par exemple un compteur parallèle, comprenant une logique servant à générer des bits de sortie comme fonctions symétriques élémentaires des bits d'entrée. Le compteur parallèle peut être utilisé dans un circuit de multiplication. L'invention concerne également un circuit de multiplication dans lequel un réseau de combinaisons de chaque bit d'un nombre binaire avec chaque bit d'un autre nombre binaire est généré, possédant une forme réduite de façon à réduire les étapes nécessaires de la réduction de réseau.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)