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1. (WO2002011200) AGENCEMENT DE CELLULES DE MEMOIRE A SEMICONDUCTEURS ET SON PROCEDE DE REALISATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/011200    N° de la demande internationale :    PCT/DE2001/002798
Date de publication : 07.02.2002 Date de dépôt international : 23.07.2001
Demande présentée en vertu du Chapitre 2 :    26.02.2002    
CIB :
H01L 21/8242 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, 81669 München (DE) (Tous Sauf US).
GOEBEL, Bernd [DE/DE]; (DE) (US Seulement).
LÜTZEN, Jörn [DE/DE]; (DE) (US Seulement).
POPP, Martin [DE/DE]; (DE) (US Seulement).
SEIDL, Harald [DE/DE]; (DE) (US Seulement)
Inventeurs : GOEBEL, Bernd; (DE).
LÜTZEN, Jörn; (DE).
POPP, Martin; (DE).
SEIDL, Harald; (DE)
Mandataire : EPPING HERMANN & FISCHER; Ridlerstrasse 55, 80339 München (DE)
Données relatives à la priorité :
100 38 728.4 31.07.2000 DE
Titre (DE) HALBLEITERSPEICHER-ZELLENANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
(EN) SEMICONDUCTOR MEMORY CELL ARRANGEMENT AND METHOD FOR PRODUCING THE SAME
(FR) AGENCEMENT DE CELLULES DE MEMOIRE A SEMICONDUCTEURS ET SON PROCEDE DE REALISATION
Abrégé : front page image
(DE)Halbleiter-Speicherzellenanordnung mit dynamischen Speicherzellen (10), die jeweils einen Grabenkondensator (1) und einen verikalen Auswahltransistor (2) aufweisen, wobei der vertikale Auswahltransistor (2) im wesentlichen oberhalb wom Grabenkondensators (1) angeordnet ist und eine gegenüber der inneren Elektrode des Grabenkondensators (1) versetzt angeordnete Schichtenfolge die mit inneren Elektrode (11) des Grabekondensators (1) verbunden ist, wobei eine aktive Zwischenschicht (22) von einer Isolatorschicht (24) und einer Gate-Elektrodenschicht (25) vollständing umschlossen ist, die mit einer Worleitung (7) verbunden ist, wobei die dynamisch Speicherzellen (10) matrixförmig angeordnet sind, und die Grabenkondensatoren (1) und zugehörigen vertikalen Auswahltransistore (2) der dynamischen speicherzellen (10) jeweils zeilen-und/oder spaltenförmig aufeinanderfolgen.
(EN)The invention relates to a semiconductor memory cell arrangement comprising dynamic memory cells (10) which each have a trench capacitor (1) and a vertical selection transistor (2). Said vertical selection transistor (2) is situated essentially above the trench capacitor (1) and has a series of layers which is offset from the inner electrode of the trench capacitor (1) and which is connected to said inner electrode (11) of the trench capacitor (1). An active intermediate layer (22) is completely surrounded by an insulator layer (24) and a gate electrode layer (25) which is connected to a word line (7). The dynamic memory cells (10) are arranged in the form of a matrix, the trench capacitors (1) and the corresponding vertical selection transistors (2) of the dynamic memory cells (10) succeeding each other in a line and/or column sequence, respectively.
(FR)L'invention concerne un agencement de cellules de mémoire à semiconducteurs comportant des cellules de mémoire dynamiques qui présentent chacune un condensateur enterré et un transistor de sélection vertical. Selon l'invention, les cellules de mémoire sont agencées sous forme de matrice, les condensateurs enterrés et les transistors de sélection verticaux correspondants se succédant respectivement sous forme de rangées et/ou de colonnes.
États désignés : JP, KR, SG, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)