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1. (WO2002009287) ARCHITECTURE ET PROCEDE PERMETTANT DE RECONFIGURER PARTIELLEMENT UN RESEAU FPGA
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/009287    N° de la demande internationale :    PCT/US2001/022120
Date de publication : 31.01.2002 Date de dépôt international : 16.07.2001
Demande présentée en vertu du Chapitre 2 :    20.02.2002    
CIB :
H03K 19/177 (2006.01)
Déposants : XILINX, INC. [US/US]; 2100 Logic Drive San Jose, CA 95124 (US)
Inventeurs : YOUNG, Steven, P.; (US).
BAUER, Trevor, J.; (US)
Mandataire : CHANROO, Keith, A.; Xilinx, Inc. 2100 Logic Drive San Jose, CA 95124 (US)
Données relatives à la priorité :
09/624,818 25.07.2000 US
Titre (EN) ARCHITECTURE AND METHOD FOR PARTIALLY RECONFIGURING AN FPGA
(FR) ARCHITECTURE ET PROCEDE PERMETTANT DE RECONFIGURER PARTIELLEMENT UN RESEAU FPGA
Abrégé : front page image
(EN)An FPGA architecture and method enables partial reconfiguration of selected configurable logic blocks (CLBs) connected to an address line without affecting other CLBs connected to the same addressl line. Partial reconfigutration at a memory cell resolution is achieved by manipulating the input voltages applied to the address and data lines of the FPGA so that certain memory cells are programmed while other memory cells are not programmed. In addition, partial reconfiguration at at CLB resolution can be achieved by hardwiring the FPGA to enable selection of individual CLBs for reconfiguration.
(FR)L'invention concerne une architecture de réseau prédiffusé programmable (FPGA) ainsi qu'un procédé permettant de reconfigurer partiellement une sélection de blocs logiques configurables (BLC) connectés à une ligne d'adresse sans modifier les autres BLC connectés à la même ligne d'adresse. On peut obtenir une reconfiguration partielle avec une résolution de l'ordre d'une cellule de mémoire en agissant sur les tensions d'entrée appliquées aux lignes d'adresses et de données d'un réseau FPGA de sorte que certaines cellules de mémoire soient programmées et d'autres non. En outre, on peut obtenir une reconfiguration partielle avec une résolution de l'ordre d'un BLC en câblant le réseau FPGA pour permettre la sélection de certains BLC aux fins de reconfiguration.
États désignés : CA, JP.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)