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1. (WO2002009116) CELLULE SRAM HAUTE DENSITE, TRES PERFORMANTE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/009116    N° de la demande internationale :    PCT/US2001/021117
Date de publication : 31.01.2002 Date de dépôt international : 25.07.2001
Demande présentée en vertu du Chapitre 2 :    25.02.2002    
CIB :
G11C 11/412 (2006.01)
Déposants : BAE SYSTEMS [US/US]; 9300 Wellington Road Manassa, VA 20110-4133 (US) (Tous Sauf US).
ROCKETT, Leonard, R. [US/US]; (US)
Inventeurs : ROCKETT, Leonard, R.; (US)
Mandataire : WALTER, Wallace, G.; 5726 Clarence Ave Alexandria VA 22311-1008 (US)
Données relatives à la priorité :
60/220,700 25.07.2000 US
Titre (EN) HIGH-PERFORMANCE HIGH-DENSITY CMOS SRAM CELL
(FR) CELLULE SRAM HAUTE DENSITE, TRES PERFORMANTE
Abrégé : front page image
(EN)A high-performance high-density CMOS SRAM cell (MC) having first and second cross-coupled inverters each defined by serially connected complementary MOS transistors (TA/TC;TB/TD) serially connected between Vdd and circuit ground to form a first inverter with a first data node (1) between the two transistors (TA/TC) of the first inverter, and, in a similar manner, to form a second inverter with a second data node (2) between the two transistors (TB/TD) of the second inverter. The gates of transistors of each inverter are connected together and cross-coupled to the data node of the other inverter. An access transistor (TE) is connected between a bit line (BL) and the first data node (1) to provide data access thereto. A diode (D) is connected between the data node of one of the inverters and the common gate connection of the other inverter to facilitate the 'write one' operation. The diode (D) can be implemented in dual work function polysilicon topologies by selectively doping adjacent regions of the single gate level polysilicon with an appropriate polysilicon doping type and concentration for each transistor type to form a PN junction (16) in the polysilicon (18). A window or opening (20) is formed in the silicide strapping layer (18) to enable the PN junction (16) operation.
(FR)L'invention concerne une cellule SRAM CMOS (MC) haute densité, très performante, comprenant un premier et un second onduleur, interconnectés, chacun défini par des transistors MOS complémentaires, connectés en série (TA/TC; TB/TD) entre une tension Vdd et un circuit à la terre, afin de former un premier onduleur avec un premier noeud de données (1) entre les deux transistors (TA/TC) du premier onduleur, et de la même manière, afin de former un second onduleur avec un second noeud de données (2) entre les deux transistors (AB/TD) du second onduleur. Les grilles des transistors de chaque onduleur sont connectées ensemble et interconnectées au noeud de données de l'autre onduleur. Un transistor d'accès (TE) est connecté entre une ligne de bit (BL) et le premier noeud de données (1) de manière à permettre l'accès des données à ceux-ci. Une diode (D) est connectée entre le noeud de données de l'un des onduleurs et la connexion de grille commune de l'autre onduleur, afin de faciliter l'opération d'écriture d'un 1. La diode (D) peut être mise en oeuvre dans des topologies de polysilicium à double fonction de travail, par dopage sélectif de régions adjacentes du polysilicium du niveau de la grille, à l'aide d'un type et d'une concentration de dopage appropriés au polysilicium,, pour chaque type de transistor, aux fins de formation d'une jonction PN (16) dans le polysilicium (18). Une fenêtre ou ouverture (20) est formée dans la couche connectable de siliciure (18) afin de permettre le fonctionnement de la jonction PN (16).
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)