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1. (WO2002009115) CELLULE SRAM CMOS A PRESCRIPTION D'ETAT DE DONNEES DE MISE SOUS TENSION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/009115    N° de la demande internationale :    PCT/US2001/021116
Date de publication : 31.01.2002 Date de dépôt international : 25.07.2001
Demande présentée en vertu du Chapitre 2 :    25.02.2002    
CIB :
G11C 11/412 (2006.01)
Déposants : BAE SYSTEMS [US/US]; 9300 Wellington Road Manassa, VA 20110-4133 (US) (Tous Sauf US).
ROCKETT, Leonard, R. [US/US]; (US)
Inventeurs : ROCKETT, Leonard, R.; (US)
Mandataire : WALTER, Wallace, G.; 5726 Clarence Ave Alexandria VA 22311-1008 (US)
Données relatives à la priorité :
60/220,700 25.07.2000 US
Titre (EN) CMOS SRAM CELL WITH PRESCRIBED POWER-ON DATA STATE
(FR) CELLULE SRAM CMOS A PRESCRIPTION D'ETAT DE DONNEES DE MISE SOUS TENSION
Abrégé : front page image
(EN)A CMOS SRAM cell with precribed power-on data state having first and second cross-coupled inverters each defined by serially connected complementary MOS transistors (T1/T2; T3/T4) serially connected between Vdd and circuit ground to form a first inverter with a first data node (A) between the two transistors (T1/T2) of the first inverter, and, in a similar manner, to form a second inverter with a second data node (B) between the two transistors (T3/T4) of the second inverter. The gates of transistors of each inverter are connected together and cross-coupled to the data node of the other inverter. An access transistor (T5) is connected between a bit line (BL) and the first data node (A) and another access transistor (T6) is connected between a complementary bit line (BLC) and the second data node (B) to provide data access thereto. A diode (D) is connected in the gate circuit between the complementary P and N type MOS transistors of one of the two latches to change the gate charge time to assure that each latch will assume a predetermined state upon power-up. The diode (D) can be implemeented in dual work function polysilicon topologies by selectively doping adjacent regions of the single gate level polysilicon with an appropriate polysilicon doping type and concentration for each transistor type to form a PN junction (16) in the polysilicon (18). A window or opening (20) is formed in the silicide strapping layer (18) to enable the PN junction (16) operation.
(FR)L'invention concerne une cellule SRAM CMOS à prescription d'état de données de mise sous tension comprenant un premier et un second inverseur interconnectés, chacun défini par des transistors MOS complémentaires connectés en série (T1/T2 ; T3/T4) connectés en série entre Vdd et le circuit à la terre pour former un premier inverseur avec un premier noeud de données (A) entre les deux transistors (T1/T2) du premier inverseur, et, de façon similaire, pour former un second inverseur avec un second noeud de données (B) entre les deux transistors (T3/T4) du second inverseur. Les grilles des transistors de chaque inverseur sont connectées ensemble et interconnectées avec le noeud de données de l'autre inverseur. Un transistor d'accès (T5) est connecté entre une ligne de bit (BL) et le premier noeud de données (A) et un autre transistor d'accès (T6) est connecté entre une ligne de bit complémentaire (BLC) et le second noeud de données (B) afin de fournir un accès de données. Une diode (D) est connectée dans le circuit de grille entre des transistors MOS de type P et N complémentaires d'un des deux verrous afin de changer le temps de chargement de grille afin d'assurer que chaque verrou adopte un état prédéterminé lors de la mise sous tension. La diode (D) peut être mise en oeuvre dans des topologies de silicium polycristallin à double fonction par dopage sélectif de zones adjacentes du silicium polycristallin à niveau à grille unique à l'aide d'un type de dopage et de concentration approprié du silicium polycristallin pour chaque type de transistor, pour former une interconnexion PN (16) dans le silicium polycristallin (18). Une fenêtre ou une ouverture (20) est formée dans la couche renfermant du siliciure (18) pour permettre une opération d'interconnexion PN (16).
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)