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1. (WO2002008901) MEMOIRE VIVE PARTITIONNEE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/008901    N° de la demande internationale :    PCT/US2001/022201
Date de publication : 31.01.2002 Date de dépôt international : 13.07.2001
Demande présentée en vertu du Chapitre 2 :    13.02.2002    
CIB :
G11C 7/10 (2006.01)
Déposants : SUN MICROSYSTEM, INC. [US/US]; 901 San Antonio Road MS PAL01-521 Palo Alto, CA 94303 (US)
Inventeurs : MELANSON, Ronald; (US).
PAPADOPOULOS, Gregory; (US).
RAMAN, Renu; (US)
Mandataire : ROSENTHAL, Alan, D.; Rosenthal & Osha L.L.P. Suite 2800 1221 McKinney Houston, TX 77010 (US).
OSHA, Jonathan, P.; Rosenthal & Osha L.L.P. Suite 2800 1221 McKinney Houston, TX 77010 (US)
Données relatives à la priorité :
60/218,346 14.07.2000 US
09/904,884 12.07.2001 US
Titre (EN) PARTITIONED RANDOM ACCESS MEMORY
(FR) MEMOIRE VIVE PARTITIONNEE
Abrégé : front page image
(EN)A random access memory includes a first memory bank, a second memory bank, an error checking circuit operatively connected to receive data read from the first memory bank, and a multiplexer operatively connected to input data read from both the first memory bank and the second memory bank, wherein input selection of the multiplexer is controlled by an output of the error checking circuit. A method for reducing errors in a memory system includes writing data into first and second memory banks of the memory system in parallel, reading data from a desired location of the first memory bank, checking the data read from the first memory bank for errors, if no errors are present, outputting the data read from the first memory bank to a bus, and if the data read from the first memory bank contains errors, outputting data read from a parallel location in the second memory bank to the bus. A method for reducing errors in a memory system comprises writing data into first and second memory banks of the memory system in parallel, reading data from a desired location of the first memory bank, checking the data read from the first memory bank for errors, if no errors are present, outputting the data read from the first memory bank to a bus, and if the data read from the first memory bank contains errors, outputting data read from a parallel location in the second memory bank to the bus.
(FR)La présente invention concerne une mémoire vive comportant un premier bloc mémoire, un circuit de contrôle d'erreurs relié en fonctionnement pour la réception des données lues à partir du premier bloc mémoire, et un multiplexeur relié en fonctionnement pour la saisie des données lues à partir du premier bloc mémoire et une deuxième bloc mémoire, dans lequel la sélection de saisie du multiplexeur est contrôlée par une sortie du circuit de contrôle d'erreurs. Un procédé permettant la réduction d'erreurs dans un système de mémoire comporte l'inscription de données dans des premier et deuxième blocs mémoire du système de mémoire en parallèle, la lecture de données à partir d'un emplacement souhaité du premier bloc mémoire, le contrôle des données lues à partir du premier bloc mémoire pour la détection d'erreurs, et en cas d'absence d'erreurs, l'acheminement en sortie de données lues à partir du premier bloc mémoire vers un bus, et si les données lues à partir du premier bloc mémoire contiennent des erreurs, l'acheminement en sortie de données à partir d'un emplacement parallèle dans le deuxième bloc mémoire vers le bus. L'invention concerne également un procédé de réduction d'erreurs dans un système de mémoire comportant l'inscription en parallèle de données dans les premier et deuxième blocs mémoire, la lecture de données à partir d'un emplacement souhaité du premier bloc mémoire, la vérification des données lues à partir du premier bloc mémoire pour la détection d'erreurs, et en cas d'absence d'erreurs, l'acheminement en sortie de données lues à partir du premier bloc mémoire vers un bus, et si les données lues à partir du premier bloc mémoire contiennent des erreurs, l'acheminement en sortie de données lues à partir d'un emplacement parallèle dans le deuxième bloc mémoire vers le bus.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)