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1. (WO2002005289) PROCEDE ET APPAREIL DESTINE A ACCELERER L"EGALISATION DES SIGNAUX ENTRE UNE PAIRE DE LIGNES DE SIGNALISATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/005289    N° de la demande internationale :    PCT/CA2000/001008
Date de publication : 17.01.2002 Date de dépôt international : 31.08.2000
Demande présentée en vertu du Chapitre 2 :    16.01.2002    
CIB :
G11C 7/12 (2006.01)
Déposants : MOSAID TECHNOLOGIES INCORPORATED [CA/CA]; 11 Hines Road, Kanata, Ontario K2K 2X1 (CA) (Tous Sauf US).
DEMONE, Paul [CA/CA]; (CA) (US Seulement)
Inventeurs : DEMONE, Paul; (CA)
Mandataire : PILLAY, Kevin; Fasken Martineau DuMoulin LLP, Suite 4200, Toronto Dominion Bank Tower, Box 20, Toronto-Dominion Centre, Toronto, Ontario M5K 1N6 (CA)
Données relatives à la priorité :
2,313,951 07.07.2000 CA
60/216,680 07.07.2000 US
Titre (EN) A METHOD AND APPARATUS FOR ACCELERATING SIGNAL EQUALIZATION BETWEEN A PAIR OF SIGNAL LINES
(FR) PROCEDE ET APPAREIL DESTINE A ACCELERER L"EGALISATION DES SIGNAUX ENTRE UNE PAIRE DE LIGNES DE SIGNALISATION
Abrégé : front page image
(EN)A circuit is provided for equalizing a signal between a pair of bit lines. The circuit comprises a first equalizing element that is operatively coupled between the pair of bit lines for equalizing the signal, the first equalizing element being located proximate a first end of the pair of bit lines. The circuit further comprises a precharging element that is operatively coupled between the pair of bit lines for precharging the pair of bit lines to a precharge voltage, the precharging element being located proximate to the first equalizing element. The circuit also comprises a second equalizing element that is operatively coupled between the pair of bit lines for equalizing the signal, and located at a predetermined position along the bit lines. As a result of having multiple equalizing elements located along pairs of bit lines, the precharge and equalize function is performed faster than in conventional approaches.
(FR)Circuit pour égaliser un signal entre une paire de lignes de bits. Le circuit comprend un premier élément d"égalisation qui est couplé de façon fonctionnelle entre la paire de lignes de bits pour égaliser le signal, le premier élément d"égalisation étant situé près d"une première extrémité de la paire de ligne de bits. Le circuit comprend en outre un élément à préchargement qui est couplé de manière fonctionnelle entre la paire de ligne de bits pour précharger la paire de lignes de bits jusqu"à une tension de préchargement, l"élément de préchargement étant disposé près du premier élément d"égalisation. Le circuit comprend également un deuxième élément d"égalisation qui est couplé de manière fonctionnelle entre la paire de lignes de bits pour égaliser le signal et placé dans une position prédéterminée le long des lignes de bits. La présence de plusieurs éléments d"égalisation le long des paires de lignes de bits permet d"exécuter la fonction de préchargement et d"égalisation plus rapidement que dans les techniques traditionnelles.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)