WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2002001571) ARCHITECTURE DE LIGNE DE BITS PROTEGEE POUR DES RESEAUX DE MEMOIRES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2002/001571    N° de la demande internationale :    PCT/US2001/020199
Date de publication : 03.01.2002 Date de dépôt international : 25.06.2001
Demande présentée en vertu du Chapitre 2 :    22.01.2002    
CIB :
G11C 5/06 (2006.01), G11C 7/18 (2006.01)
Déposants : INFINEON TECHNOLOGIES NORTH AMERICA CORP. [US/US]; 1730 North First Street San Jose, CA 95112-4508 (US).
INFINEON TECHNOLOGIES RICHMOND, LP [US/US]; 6000 Technology Blvd. Sandston, VA 23150 (US)
Inventeurs : VOLLRATH, Joerg; (US).
FERA, Michael; (US).
MOORE, Philip; (US)
Mandataire : BRADEN, Stanton C.; Siemens Corporation - Intellectual Property Dept. 186 Wood Ave. South Iselin, NJ 08830 (US).
FISCHER, V.; Epping Hermann & Fischer Postfach 12 10 26 80034 München (DE)
Données relatives à la priorité :
09/602,758 23.06.2000 US
Titre (EN) SHIELDED BIT LINE ARCHITECTURE FOR MEMORY ARRAYS
(FR) ARCHITECTURE DE LIGNE DE BITS PROTEGEE POUR DES RESEAUX DE MEMOIRES
Abrégé : front page image
(EN)An architecture for bitlines in memory arrays, in accordance with the invention, includes a plurality of memory cells (114) disposed in an array. A plurality of bitlines (112) are included for reading and writing data to and from the memory cells. The plurality of bitlines include a first group of bitlines (1121) and a second group of bitlines (1122). Each bitline of the first group is interposed between bitlines of the second group, and each bitline of the second group is interposed between bitlines of the first group. The first group of bitlines are active when the second group of bitlines are inactive, and the second group of bitlines are active when the first group of bitlines are inactive such that adjacent inactive bitlines provide a shield to prevent cross-coupling between active bitlines.
(FR)La présente invention concerne une architecture pour des lignes de bits dans des réseaux de mémoires qui comprend une pluralité de cellules (114) de mémoire disposées en réseau. Une pluralité de lignes (112) de bits sont prévues pour lire des données dans les cellules de mémoire et pour écrire des données dans ces dernières. Les lignes de bits comprennent un premier groupe de lignes (1121) de bits et un deuxième groupe de lignes (1122) de bits. Chaque ligne de bits du premier groupe est intercalée entre des lignes de bits du deuxième groupe et chaque ligne de bits du deuxième groupe est intercalée entre des lignes de bits du premier groupe. Les lignes de bits du premier groupe sont actives lorsque les lignes de bits du deuxième groupe sont inactives et les lignes de bits du deuxième groupe sont actives lorsque les lignes de bits du premier groupe sont inactives de sorte que les liges de bits inactives adjacentes constituent une protection qui empêche le couplage croisé entre les lignes de bits actives.
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)