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1. (WO2001075899) MODE D'EFFACEMENT DE PAGE POUR MATRICE DE MEMOIRES FLASH
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/075899    N° de la demande internationale :    PCT/US2001/010948
Date de publication : 11.10.2001 Date de dépôt international : 03.04.2001
Demande présentée en vertu du Chapitre 2 :    29.10.2001    
CIB :
G11C 5/14 (2006.01), G11C 16/16 (2006.01)
Déposants : ATMEL CORPORATION [US/US]; 2325 Orchard Parkway San Jose, CA 95131 (US)
Inventeurs : GUPTA, Anil; (US).
SCHUMANN, Steve; (US)
Mandataire : D'ALESSANDRO, Kenneth; Sierra Patent Group, Ltd. P.O. Box 6149 Stateline, NV 89449 (US)
Données relatives à la priorité :
09/542,434 04.04.2000 US
Titre (EN) PAGE MODE ERASE IN A FLASH MEMORY ARRAY
(FR) MODE D'EFFACEMENT DE PAGE POUR MATRICE DE MEMOIRES FLASH
Abrégé : front page image
(EN)In a sector in a flash memory array PAGE ERASE and MULTIPLE PAGE ERASE modes of operation are provided. The PAGE ERASE and MULTIPLE PAGE ERASE modes of operation, a preferred tunneling potential of approximately -10 Volts is applied to the gates of the fash memory cells on the row or rows being selected for erasure, and the bitlines connected to the drains of the flash memory cells are driven to a preferred voltage of approximately 6.5 Volts. To reduce the unintended erasure of memory cells in rows other than the selected row or rows, a preferred bias voltage of approximately 1 to 2 Volts is applied to the gates of all the flash memory cells in the rows other than the selected row or rows.
(FR)Dans un secteur d'une matrice de mémoires on utilise les modes de fonctionnement EFFACEMENT D'UNE PAGE et EFFACEMENT DE PLUSIEURS PAGES. Dans ces modes on applique une tension de tunnélisation d'environ 10 V aux portes des cellules mémoires flash de la ou des rangées à effacer, tandis que les lignes de bits reliées aux drains des mémoires sont portées à une tension de préférence de 6,5V. Pour réduire les effacements non intentionnels de rangées de cellules mémoires autres que la ou les rangées sélectionnées, on applique une tension de polarisation, de préférence de 1 à 2 V, aux ports de toutes cellules mémoires autres que celles de la ou des rangées sélectionnées.
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)