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1. (WO2001075896) MEMOIRE FLASH A TEMPS D'ATTENTE CONSISTANT POUR OPERATIONS DE LECTURE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/075896    N° de la demande internationale :    PCT/US2001/010040
Date de publication : 11.10.2001 Date de dépôt international : 30.03.2001
Demande présentée en vertu du Chapitre 2 :    30.10.2001    
CIB :
G06F 13/16 (2006.01), G06F 13/42 (2006.01), G11C 7/10 (2006.01), G11C 8/18 (2006.01), G11C 16/10 (2006.01), G11C 16/26 (2006.01)
Déposants : MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way Boise, ID 83716 (US)
Inventeurs : ROOHPARVAR, Frankie, F.; (US)
Mandataire : SLIFER, Russell, D.; Fogg, Slifer & Polglaze, P.A. P.O. Box 581009 Minneapolis, MN 55458-1009 (US)
Données relatives à la priorité :
60/193,506 30.03.2000 US
09/567,733 10.05.2000 US
Titre (EN) FLASH WITH CONSISTENT LATENCY FOR READ OPERATIONS
(FR) MEMOIRE FLASH A TEMPS D'ATTENTE CONSISTANT POUR OPERATIONS DE LECTURE
Abrégé : front page image
(EN)A synchronous flash memory includes an array of non-volatile memory cells. The memory device has a package configuration that is compatible with an SDRAM. The memory device includes a pipelined buffer with selectable propagation paths to route data from the input connection to the output connection. Each propagation path requires predetermined number of clock cycles. The non-volatile synchronous memory includes circuitry to route both memory data and register data through the pipelined output buffer to maintain consistent latency for both types of data.
(FR)L'invention concerne une mémoire flash synchrone comprenant un réseau de cellules de mémoire non volatiles. Le dispositif à mémoire présente une configuration de progiciel compatible avec une mémoire SDRAM. Le dispositif à mémoire comprend un tampon pipeline avec des trajets de propagation sélectionnables pour acheminer des données entre la connexion d'entrée et la connexion de sortie. Chaque trajet de propagation nécessite un nombre prédéterminé de cycles d'horloge. La mémoire synchrone non volatile comprend une circuiterie pour acheminer à la fois les données-mémoire et les données-registre à travers le registre de sortie pipeline, afin de maintenir un temps d'attente consistant pour les deux types de données.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)