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1. (WO2001075893) SYSTEME DE PROTECTION SUPERIEUR/INFERIEUR SYMETRIQUE POUR MEMOIRE FLASH
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/075893    N° de la demande internationale :    PCT/US2001/040413
Date de publication : 11.10.2001 Date de dépôt international : 30.03.2001
Demande présentée en vertu du Chapitre 2 :    30.10.2001    
CIB :
G11C 7/10 (2006.01), G11C 16/22 (2006.01), G11C 16/26 (2006.01)
Déposants : MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way Boise, ID 83716 (US)
Inventeurs : ROOHPARVAR, Frankie, F.; (US).
WIDMER, Kevin, C.; (US)
Mandataire : SLIFER, Russell, D.; Fogg, Slifer & Polglaze, P.A. P.O. Box 581009 Minneapolis, MN 55458-1009 (US)
Données relatives à la priorité :
60/193,506 30.03.2000 US
09/608,256 30.06.2000 US
Titre (EN) SYMMETRICAL PROTECTION SCHEME FOR FIRST AND LAST SECTORS OF SYNCHRONOUS FLASH MEMORY
(FR) SYSTEME DE PROTECTION SUPERIEUR/INFERIEUR SYMETRIQUE POUR MEMOIRE FLASH
Abrégé : front page image
(EN)A synchronous flash memory includes an array of non-volatile memory cells. The memory device has a package configuration that is compatible with an SDRAM. The memory device can comprise an array of memory cells having N addressable sectors, and control circuitry to control erase or write operations on the array of memory cells. Protection circuitry can be coupled to the control circuitry to selectively prevent erase or write operations from being performed on both first and last sectors of the N addressable sectors. The protection circuitry can comprise a multi-bit register having a first bit corresponding to the first sector and a second bit corresponding to the last sector.
(FR)L'invention concerne une mémoire flash synchrone comprenant un réseau de cellules de mémoire non volatiles. Le dispositif de mémoire possède une configuration de boîtier compatible avec une mémoire SDRAM. Le dispositif de mémoire comprend un réseau de cellules de mémoire possédant N secteurs adressables, et un circuit de commande servant à commander les opérations d'effacement ou d'écriture sur le réseau des cellules de mémoire. Un circuit de protection peut être couplé au circuit de commande afin de prévenir de façon sélective les opérations d'effacement ou d'écriture sur le premier et le dernier des N secteurs adressables. Le circuit de protection peut comprendre un registre multi-bit comprenant un premier bit correspondant au premier secteur et un second bit correspondant au dernier secteur.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)