WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2001075624) LOGIQUE FLEXIBLE DE GESTION EN TAMPON POUR PROCESSEUR SIMD MULTIDEBIT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/075624    N° de la demande internationale :    PCT/US2001/010000
Date de publication : 11.10.2001 Date de dépôt international : 28.03.2001
Demande présentée en vertu du Chapitre 2 :    29.10.2001    
CIB :
G06F 15/80 (2006.01), H04L 29/06 (2006.01)
Déposants : CATENA NETWORKS, INC. [US/US]; 303 Twin Dolphin Drive, Suite 600 Redwood Shores, CA 94065 (US)
Inventeurs : STACEY, Fred; (CA).
BOURGET, Christian; (CA)
Mandataire : ALLEN, Kenneth, R.; Townsend and Townsend and Crew LLP 2 Embarcadero Center 8th Floor San Francisco, CA 94111 (US).
HAMILTON, Charles, L.; Townsend and Townsend and Crew LLP 2 Embarcadero Center 8th Floor San Francisco, CA 94111-3834 (US)
Données relatives à la priorité :
2,303,604 31.03.2000 CA
Titre (EN) FLEXIBLE BUFFERING SCHEME FOR MULTI-RATE SIMD PROCESSOR
(FR) LOGIQUE FLEXIBLE DE GESTION EN TAMPON POUR PROCESSEUR SIMD MULTIDEBIT
Abrégé : front page image
(EN)A single instruction, multiple data (SIMD) architecture for controlling the processing of plurality of data streams (20) in a digital subscriber line (DSL) system has a memory for storing the data channels, a processor (15) operatively coupled with the memory (20) for processing data from the data streams, and a controller (12) for controlling the processor. Storing the data in the memory de-couples the operating rate of the processor (15) and the operating rate of the data streams (20).
(FR)L'invention concerne une architecture SIMD (instruction unique, données multiples) permettant de contrôler le traitement d'une pluralité de flots de données (20) dans un système DSL (ligne d'abonné numérique). Cette architecture SIMD comprend une mémoire permettant de stocker des données provenant des canaux, un processeur (15) couplé de manière fonctionnelle à cette mémoire (20) afin de traiter les données des flots de données et un contrôleur (12) permettant de contrôler le processeur. Le stockage des données dans la mémoire permet de découpler la vitesse de fonctionnement du processeur (15) et la vitesse de fonctionnement des flots de données (20).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)