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1. WO2001075620 - PONT DE BUS COMPRENANT UNE UNITE DE COMMANDE DE MEMOIRE POURVUE D'UN MECANISME D'ARBITRAGE DE REQUETE DE MEMOIRE AMELIORE

Numéro de publication WO/2001/075620
Date de publication 11.10.2001
N° de la demande internationale PCT/US2000/031963
Date du dépôt international 21.11.2000
Demande présentée en vertu du Chapitre 2 09.10.2001
CIB
G06F 13/18 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
16pour l'accès au bus de mémoire
18avec commande prioritaire
G06F 13/40 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38Transfert d'informations, p.ex. sur un bus
40Structure du bus
CPC
G06F 13/18
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
16for access to memory bus
18based on priority control
G06F 13/4031
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
4004Coupling between buses
4027using bus bridges
4031with arbitration
Déposants
  • ADVANCED MICRO DEVICES, INC. [US]/[US]
Inventeurs
  • NOVAK, Steve
Mandataires
  • APPERLEY, Elizabeth, A.
  • BROOKES BATCHELLOR
Données relatives à la priorité
09/541,23403.04.2000US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) BUS BRIDGE INCLUDING A MEMORY CONTROLLER HAVING AN IMPROVED MEMORY REQUEST ARBITRATION MECHANISM
(FR) PONT DE BUS COMPRENANT UNE UNITE DE COMMANDE DE MEMOIRE POURVUE D'UN MECANISME D'ARBITRAGE DE REQUETE DE MEMOIRE AMELIORE
Abrégé
(EN)
A bus bridge (102) including a memory controller (210) having an improved memory request arbitration mechanism is disclosed. The memory controller (210) receives various requests to read from or write to the main memory (104). In a particular embodiment, the memory controller (210) may be configured to categorize these incoming requests into a page hit request, a page miss bank request, a page miss-different chip select request and a page conflict request. The memory controller (210) may be configured to prioritize these requests based on latency. Page hit requests have a higher arbitration priority than page miss bank requests which have a higher arbitration priority than page miss different chip-select requests which have a higher arbitration priority than page conflict requests. Since the memory controller (210) services requests based on priority, it enhances the utilization of a memory bus (106), such as an SDRAM bus.
(FR)
La présente invention concerne un pont de bus (102) comprenant une unité de commande de mémoire (210) pourvue d'un mécanisme d'arbitrage de requête de mémoire amélioré. Ladite unité de commande de mémoire (210) reçoit diverses requêtes à lire à partir de la mémoire centrale (104) ou à écrire à la mémoire centrale (104). Dans un mode de réalisation particulier de cette invention, ladite unité de commande (210) peut être configurée de façon à catégoriser ces requêtes entrantes en requête de page déjà active, requête d'ouverture de page dans une banque ne présentant aucune page activée, requête d'ouverture d'une page dans un module différent et requête d'ouverture d'une page non active dans une banque déjà active. Ladite unité de commande de mémoire (210) peut être configurée de façon à classer ces requêtes par ordre de priorité, en fonction du temps d'attente. Les requêtes de page déjà active ont une priorité d'arbitrage plus élevée que les requêtes d'ouverture de page dans une banque ne présentant aucune page activée qui ont une priorité d'arbitrage plus élevée que les requêtes d'ouverture d'une page dans un module différent, elles-mêmes ayant une priorité d'arbitrage plus élevée que les requêtes d'ouverture d'une page non active dans une banque déjà active. L'unité de commande de mémoire (210) gère les requêtes en fonction de la priorité, ce qui permet d'améliorer l'utilisation d'un bus de mémoire (106), tel qu'un bus de mémoire SDRAM.
Également publié en tant que
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