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1. WO2001073846 - DISPOSITIF A SEMI-CONDUCTEURS

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[ JA ]

請 求 の範囲

1 . データ線と、

上記データ線と交差する第 1のヮード線と、

上記データ線と交差する第 2のヮード線と、

上記データ線と上記第 1のヮード線との交点に設けられた第 1のメモリセル と、

上記データ線と上記第 2のワード線との交点に設けられた第 2のメモリセル とを有する半導体装置において、

上記第 1のメモリセルは、

書き込み時に信号経路となる第 1のトランジスタと、

読み出し時に信号経路となる第 2のトランジスタと、

電荷を蓄えることにより情報を保持する第 1の蓄積ノードとを有し、 上記第 2のメモリセルは、

書き込み時に信号経路となる第 3のトランジスタと、

読み出し時に信号経路となる第 4のトランジスタと、

電荷を蓄えることにより情報を保持する第 2の蓄積ノードとを有し、 上記第 4のトランジスタから上記データ線への読み出し信号の経路は、上記 第 2のトランジスタを含むことを特徴とする半導体装置。

2 . 請求の範囲第 1項に記載の半導体装置において、

上記第 1のトランジスタのゲートは上記第 1のヮード線に接続され、 上記第 3のトランジスタのゲートは上記第 2のヮード線に接続されているこ とを特徴とする半導体装置。

3 . 請求の範囲第 1項に記載の半導体装置において、

上記第 1のトランジスタのソース/ドレイン端子の一方は上記データ線に接 続され、他方は上記第 1の蓄積ノードに接続されており、

上記第 3のトランジスタのソース/ドレイン端子の一方は上記データ線に接 続され、他方は上記第 2の蓄積ノードに接続されていることを特徴とする半導 体装置。

4 . 請求の範囲第 1項に記載の半導体装置において、

上記第 1のトランジスタと上記第 2のトランジスタは互いに反対の導電型で あり、

上記第 3のトランジスタと上記第 4のトランジスタは互いに反対の導電型で あることを特徴とする半導体装置。

5 . 請求の範囲第 1項に記載の半導体装置において、

上記第 1 のメモリセルは、上記第 2のトランジスタのソースとドレインに、 それぞれソースとドレインが接続される第 5のトランジスタをさらに有し、 上記第 2のメモリセルは、上記第 4のトランジスタのソースとドレインに、 それぞれソースとドレインが接続される第 6のトランジスタをさらに有するこ とを特徴とする半導体装置。

6 . 請求の範囲第 5項に記載の半導体装置において、

上記第 2のトランジスタと上記第 5のトランジスタは同じ導電型であり、 上記第 4のトランジスタと上記第 6のトランジスタは同じ導電型であること を特徴とする半導体装置。

7 . 請求の範囲第 5項に記載の半導体装置において、

上記第 5のトランジスタのゲ一トは上記第 1のヮ一ド線に接続され、 上記第 6のトランジスタのゲートは上記第 2のヮード線に接続されているこ とを特徴とする半導体装置。

8 . 請求の範囲第 5項に記載の半導体装置において、

上記第 1のトランジスタが導通している期間で上記第 5のトランジスタは非 導通となり、

上記第 5のトランジスタが導通している期間で上記第 1のトランジスタは非 導通となり、

上記第 2のトランジスタが導通している期間で上記第 6のトランジスタは非 導通となり、

上記第 6のトランジスタが導通している期間で上記第 2のトランジスタは非 導通となることを特徴とする半導体装置。

9 . 請求の範囲第 5項に記載の半導体装置において、

上記第 5のトランジスタは上記第 2のトランジスタの側壁に設けられ、 上記第 6のトランジスタは上記第 4のトランジスタの側壁に設けられている ことを特徴とする半導体装置。

1 0 . 請求の範囲第 1項に記載の半導体装置において、

上記第 1のメモリセルはさらに、上記第 1のヮード線と上記第 1の蓄積ノー ドとの間に第 1の容量を有し、

上記第 2のメモリセルはさらに、上記第 2のヮード線と上記第 2の蓄積ノー ドとの間に第 2の容量を有することを特徴とする半導体装置。

1 1 . 請求の範囲第 1項に記載の半導体装置において、

上記デ一タ線と交差するブロック選択線と、

上記プロック選択線にゲートが接続された第 7のトランジスタとをさらに有 し、

上記第 2のトランジスタから上記データ線への読み出し信号の経路は、上記 第 7のトランジスタを含み、

上記第 4のトランジスタから上記データ線への読み出し信号の経路は、上記 第 7のトランジスタを含むことを特徴とする半導体装置。

1 2 . 書き込み用データ線と、

読み出し用データ線と、

上記書き込み用データ線及び読み出し用データ線と交差する第 1のヮード線 と、

上記書き込み用データ線及び読み出し用データ線と交差する第 2のヮード線 と、

上記書き込み用データ線と上記第 1のヮード線との交点に設けられた第 1の メモリセノレと、

上記書き込み用データ線と上記第 2のヮード線との交点に設けられた第 2の メモリセルとを有する半導体装置において、

上記第 lのメモリセルは、

書き込み時に信号経路となる第 1のトランジスタと、

読み出し時に信号経路となる第 2のトランジスタと、

電荷を蓄えることにより情報を保持する第 1の蓄積ノードとを有し、 上記第 2のメモリセルは、

書き込み時に信号経路となる第 3のトランジスタと、

読み出し時に信号経路となる第 4のトランジスタと、

電荷を蓄えることにより情報を保持する第 2の蓄積ノードとを有し、 上記第 4のトランジスタから上記読み出し用データ線への読み出し信号の経 路は、上記第 2のトランジスタを含むことを特徴とする半導体装置。

1 3 . 請求の範囲第 1 2項に記載の半導体装置において、

上記書き込み用データ線と上記読み出し用データ線は、異なる配線層で形成 されていることを特徴とする半導体装置。

1 4 . 請求の範囲第 1 3項に記載の半導体装置において、

上記読み出し用データ線は、上記書き込み用データ線の配線層よりも上の配 線層で形成されていることを特徴とする半導体装置。

1 5 . 請求の範囲第 1項〜第 1 4項のいずれか 1項に記載の半導体装置におい て、

上記第 1のトランジスタ及び上記第 3のトランジスタは、それぞれのソース /ドレイン経路が半導体基板表面に垂直な方向に形成されることを特徴とする 半導体装置。

1 6 . 請求の範囲第 1 5項に記載の半導体装置において、

上記第 1のヮード線は上記第 1 のトランジスタのソース端子及びドレイン端 子の上部を通過し、

上記第 2のヮード線は上記第 3のトランジスタのソース端子及びドレイン端 子の上部を通過するよう配置されていることを特徴とする半導体装置。

1 7 . 請求の範囲第 1項〜第 1 4項のいずれか 1項に記載の半導体装置におい 上記第 1のトランジスタ及び上記第 3のトランジスタはそれぞれ、ソース端 子とチヤネル領域との間に第 1の拡散バリア膜を、ドレイン端子とチヤネル領 域との間に第 2の拡散バリア膜を有することを特徴とする半導体装置。

1 8 . 請求の範囲第 1項〜第 1 4項のいずれか 1項に記載の半導体装置におい て、

上記第 1のトランジスタ及び上記第 3のトランジスタのチャネル領域は、ポ リシリコンで形成されていることを特徴とする半導体装置。

1 9 . 請求の範囲第 1 7項に記載の半導体装置において、

上記ポリシリコンは、真性ポリシリコンであることを特徴とする半導体装置。 2 0 . 請求の範囲第 1項〜第 1 9項のいずれか 1項に記載の半導体装置におい て、

外部クロックに同期して、アドレス及びコマンドを取り込み、データの授受 を行うことを特徴とする半導体装置。