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1. (WO2001073459) SYSTEME ET PROCEDE PERMETTANT DE TESTER DES INTERCONNEXIONS DE SIGNAUX AU MOYEN D'UN AUTOCONTROLE INCORPORE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/073459    N° de la demande internationale :    PCT/US2001/009720
Date de publication : 04.10.2001 Date de dépôt international : 26.03.2001
Demande présentée en vertu du Chapitre 2 :    30.08.2001    
CIB :
G01R 31/3185 (2006.01), G06F 11/267 (2006.01)
Déposants : SUN MICROSYSTEMS, INC. [US/US]; 901 San Antonio Road Palo Alto, CA 94303 (US)
Inventeurs : SMITH, Brian, L.; (US).
LEWIS, James, C.; (US).
BRONIARCZYK, David; (US)
Mandataire : KIVLIN, B., Noel; Conley, Rose & Tayon, P.C. P.O. Box 398 Austin, TX 78767-0398 (US).
HARRIS Ian Richard et al.; D. YOUNG & CO Briton House, Briton Street Southampton,SO14 3EB (GB)
Données relatives à la priorité :
09/534,839 24.03.2000 US
Titre (EN) SYSTEM AND METHOD FOR TESTING SIGNAL INTERCONNECTIONS USING BUILT-IN SELF TEST
(FR) SYSTEME ET PROCEDE PERMETTANT DE TESTER DES INTERCONNEXIONS DE SIGNAUX AU MOYEN D'UN AUTOCONTROLE INCORPORE
Abrégé : front page image
(EN)A system and method for testing signal interconnections using built-in self test (BIST). BIST functionality is designed into the various chips of a computer system. These chips include a transmit unit, a receive unit, a control logic unit, and a central logic unit. A control logic unit associated with a signal block (i.e. a group of signals) configures the signal block for either testing or normal operation. The central logic unit performs test pattern generation for all signal blocks on a given chip. Chips may act as either a master or slave chip during testing. When acting as a master chip, the transmit unit of the chip drives test patterns onto one or more signal lines. The receive unit of the slave chip returns a corresponding test pattern to the master chip after receiving the transmitted test pattern. A receive unit on the master chip receives the corresponding test patterns and performs verification. All tests occur at the operational clock speed of the computer system. A master and a slave chip need not be mounted upon the same circuit board, allowing for tests through connectors within a computer system.
(FR)L'invention concerne un système et un procédé permettant de tester des interconnexions de signaux au moyen d'un autocontrôle incorporé (BIST). Une fonctionnalité BIST est prévue dans les différentes puces d'un système informatique. Ces puces comprennent une unité d'émission, une unité de réception, une unité de logique de commande. Une unité de logique de commande associée à un bloc de signaux (groupe de signaux) configure ce dernier soit pour un test, soit pour un fonctionnement normal. L'unité de logique de commande procède à une génération de vecteurs de test pour tous les blocs de signaux sur une puce donnée. Ces puces peuvent agir soit comme une puce maître, soit comme une puce esclave pendant le test. Lorsqu'elle agit comme une puce maître, l'unité d'émission de la puce amène les vecteurs de test sur une ou plusieurs lignes de signaux. L'unité de réception de la puce esclave renvoie un vecteur de test correspondant à la puce maître après avoir reçu le vecteur de test émis. Une unité de réception de la puce maître reçoit les vecteurs de test correspondants et procède à leur vérification. Tous les test ont lieu à la vitesse d'horloge fonctionnelle du système informatique. Etant donné que la puce maître et la puce esclave ne doivent pas nécessairement être montées sur la même carte à circuit imprimé, des tests peuvent être effectués dans un système informatique au moyen de connecteurs.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)