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1. (WO2001022488) COMPOSANT ELECTRONIQUE A RESEAU EN GRILLE, PROCEDE DE RENFORT DE SES CONDUCTEURS ET SON PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/022488    N° de la demande internationale :    PCT/JP2000/006462
Date de publication : 29.03.2001 Date de dépôt international : 21.09.2000
Demande présentée en vertu du Chapitre 2 :    23.04.2001    
CIB :
H01L 23/498 (2006.01), H05K 1/11 (2006.01)
Déposants : SUZUKA FUJI XEROX CO., LTD. [JP/JP]; 1900, Ifuna-cho, Suzuka-shi, Mie 519-0393 (JP) (Tous Sauf US).
FUJII, Shouichi [JP/JP]; (JP) (US Seulement).
NAKAO, Akira [JP/JP]; (JP) (US Seulement)
Inventeurs : FUJII, Shouichi; (JP).
NAKAO, Akira; (JP)
Mandataire : TAKAHASHI, Katsuhiko; SAF Tokushige 1st floor, 802-3, Tokushige 1-chome, Midori-ku, Nagoya-shi, Aichi 458-0815 (JP)
Données relatives à la priorité :
11/268063 22.09.1999 JP
Titre (EN) GRID ARRAY ELECTRONIC COMPONENT, WIRE REINFORCING METHOD FOR THE SAME, AND METHOD OF MANUFACTURING THE SAME
(FR) COMPOSANT ELECTRONIQUE A RESEAU EN GRILLE, PROCEDE DE RENFORT DE SES CONDUCTEURS ET SON PROCEDE DE FABRICATION
Abrégé : front page image
(EN)A grid array electronic component, having a grid array LSI chip (2) provided with a plurality of lands (3) connected via connecting means (30) to a plurality of lands (13) which are connected to the wiring (4) of a printed wiring board (1), wherein auxiliary lands (5) are formed on connection parts (31), for connection of the lands (13) of the printed wiring board (1) corresponding to the lands (3) to the wiring (4), at corner parts of the grid array LSI chip (2), and thus, stress concentration on the connection part (31) is relaxed and disconnection of the connection parts (31) can be prevented.
(FR)L'invention porte sur un composant électronique à réseau en grille, comportant une puce LSI (2) de réseau en grille comportant une série de plots (3) reliés par des moyens conducteurs (30) à une autre série de plots (23) reliés aux conducteurs (4) d'une plaquette de circuit intégré (1). Des plots auxiliaires (5) sont formés sur les éléments de liaison (31) reliant les plots (13) de la plaquette de circuit intégré (1) correspondant aux plots (3) aux conducteurs (4) situés aux coins de la puce (2). La concentration des contraintes sur les éléments de liaison (31) est ainsi relâchée ce qui évite la déconnexion des éléments de liaison (31).
États désignés : CN, GB, JP, US.
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)