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1. (WO2001020670) DISPOSITIF DE CONNEXION PERMETTANT D'UTILISER DES PUCES IDENTIQUES DANS DES PILES DE PUCES TRIDIMENSIONNELLES NECESSITANT DES ADRESSES SPECIFIQUES POUR CHAQUE PUCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/020670    N° de la demande internationale :    PCT/US2000/024884
Date de publication : 22.03.2001 Date de dépôt international : 11.09.2000
Demande présentée en vertu du Chapitre 2 :    13.02.2001    
CIB :
G11C 5/00 (2006.01), G11C 8/12 (2006.01), H01L 23/50 (2006.01), H01L 25/065 (2006.01), H01L 25/10 (2006.01)
Déposants : PATTI, Robert [US/US]; (US)
Inventeurs : PATTI, Robert; (US)
Mandataire : WARD, Calvin, B.; Suite 305, 18 Crow Canyon Court, San Ramon, CA 94583 (US)
Données relatives à la priorité :
09/396,634 15.09.1999 US
Titre (EN) CONNECTION ARRANGEMENT FOR ENABLING THE USE OF IDENTICAL CHIPS IN 3-DIMENSIONAL STACKS OF CHIPS REQUIRING ADDRESSES SPECIFIC TO EACH CHIP
(FR) DISPOSITIF DE CONNEXION PERMETTANT D'UTILISER DES PUCES IDENTIQUES DANS DES PILES DE PUCES TRIDIMENSIONNELLES NECESSITANT DES ADRESSES SPECIFIQUES POUR CHAQUE PUCE
Abrégé : front page image
(EN)An integrated circuit [10] having first and second identical layers of circuitry [11-14]. Each layer [11-14] includes a substrate having a plurality of components thereon. Each layer [11-14] also includes circuit selection circuitry for enabling the integrated circuit components on that layer to perform a predetermined function. The circuit selection circuitry includes a circuit selection terminal [30] for receiving a signal that enables the predetermined function. Each layer [11-14] also includes N input pads [15-20] and N output pads [21-26], where N>1. The input and output pads are labeled from 1 to N. Each input pad [15-20] is connected to a corresponding one or the output pads [21-26]. The connexion scheme is chosen such that there is a one-to-one mapping between the input pads [15-20] and the output pads [21-26] and no input pad is connected to an output pad on that layer having the same label as the input pad. The circuit selection terminal [30] is connected to a predetermined one of the input pads [17]. The layers are connected such that the input pad labeled k on the second layer is connected to the output pad labeled k on the first layer for k=1 to N.
(FR)L'invention concerne un circuit intégré [10] comprenant une première et une seconde couche de circuits [11-14] identiques. Chaque couche [11-14] comprend un substrat pourvu de plusieurs composants. Chaque couche [11-14] comprend également des circuits de sélection de circuit permettant aux composants intégrés du circuit de chaque couche d'exécuter une fonction prédéterminée. Les circuits de sélection de circuit comprennent un terminal [30] de sélection de circuit destiné à recevoir un signal activant cette fonction prédéterminée. Chaque couche [11-14] comprend également N atténuateurs d'entrée [15-20] et N atténuateurs de sortie [21-26], et N>1. Les atténuateurs d'entrée et de sortie sont étiquetés de 1 à N. Chaque atténuateur d'entrée [15-20] est choisi de façon à établir une correspondance biunivoque entre les atténuateurs d'entrée [15-20] et les atténuateurs de sortie [21-26], et aucun atténuateur d'entrée n'est connecté à un atténuateur de sortie de la même couche ayant la même étiquette. Le terminal [30] de sélection de circuit est connecté à un atténuateur d'entrée prédéterminé [17]. Les couches sont connectées de façon que l'atténuateur d'entrée étiqueté k de la seconde couche soit connecté à l'atténuateur de sortie étiqueté k de la première couche, et k=1 à N.
États désignés : CN, IL, JP, KR, SG.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)