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1. (WO2001020656) TRANSISTOR DMOS A TRANCHEE DOTE D'UN PERÇAGE REDUIT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/020656    N° de la demande internationale :    PCT/US2000/024737
Date de publication : 22.03.2001 Date de dépôt international : 11.09.2000
Demande présentée en vertu du Chapitre 2 :    05.04.2001    
CIB :
H01L 21/336 (2006.01), H01L 29/10 (2006.01), H01L 29/49 (2006.01)
Déposants : GENERAL SEMICONDUCTOR, INC. [US/US]; 10 Melville Park Road, Melville, NY 11747 (US)
Inventeurs : HSHIEH, Fwu-Iuan; (US).
SO, Koon, Chong; (US)
Mandataire : MAYER, Stuart; Mayer, Fortkort & Williams, PC, 251 North Avenue West, 2nd Floor, Westfield, NJ 07052 (US)
Données relatives à la priorité :
09/395,790 14.09.1999 US
Titre (EN) DMOS TRANSISTOR HAVING A TRENCH GATE ELECTRODE AND METHOD OF MAKING THE SAME
(FR) TRANSISTOR DMOS A TRANCHEE DOTE D'UN PERÇAGE REDUIT
Abrégé : front page image
(EN)A method of forming a trench DMOS transistor (21) is provided which reduces punch-through. The method begins by providing a substrate (100) of a first conductivity type. A body region (116), which has a second conductivity type, is formed on the substrate. A masking layer (120) is formed which defines at least one trench (124). Next, the trench and an insulating layer (150, 130) that lines the trench are formed. A conductive electrode (152) is then formed in the trench, which overlies the insulating layer. A source region (140) of the first conductivity type is formed in the body region adjacent to the trench. The step of forming the trench may include the steps of etching the trench and smoothing the sidewalls of the trench with a sacrificial oxide layer (150) before removal of the masking layer that defines the trench. The step of forming the conductive electrode (152) may include the steps of depositing a layer of undoped polysilicon followed by a layer of doped polysilicon.
(FR)L'invention concerne un procédé de formation d'un transistor DMOS à tranchée à perçage réduit. Ce procédé comporte une première étape de production d'un susbtrat d'un premier type de conductivité. Une zone de corps, qui possède un second type de conductivité est formée sur le substrat. Une couche de camouflage est formée, définissant au moins une tranchée. Lors de la seconde étape, la tranchée et une couche d'isolation qui borde celle-ci sont formées. Pour la troisième étape, une électrode conductrice est formée dans la tranchée, recouvrant la couche d'isolation. Quatrième étape, une zone source du premier type de conductivité est formée dans la zone de corps adjacente à la tranchée. L'étape de formation de la tranchée comporte les étapes de nettoyage de la tranchée et de lissage des parois latérales de cette dernière, avec une couche d'oxyde sacrificiel, avant de retirer la couche de camouflage qui définit la tranchée.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)