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1. (WO2001011695) TRANSISTOR A DOUBLE CAVITE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/011695    N° de la demande internationale :    PCT/US2000/021470
Date de publication : 15.02.2001 Date de dépôt international : 07.08.2000
Demande présentée en vertu du Chapitre 2 :    15.02.2001    
CIB :
H01L 21/335 (2006.01), H01L 29/778 (2006.01)
Déposants : RAYTHEON COMPANY [US/US]; 141 Spring Street, Lexington, MA 02173 (US)
Inventeurs : HOKE, William, E.; (US).
HUR, Katerina; (US).
MCTAGGART, Rebecca; (US)
Mandataire : SHARKANSKY, Richard, M.; Daly, Crowley & Mofford, LLP, 275 Turnpike Street, Suite 101, Canton, MA 02021-2310 (US)
Données relatives à la priorité :
09/369,954 06.08.1999 US
Titre (EN) DOUBLE RECESSED TRANSISTOR
(FR) TRANSISTOR A DOUBLE CAVITE
Abrégé : front page image
(EN)A transistor structure (10) is provided. This structure (10) has a source electrode (12) and a drain electrode (14). A doped cap layer (16) of Ga¿x?In¿1-x?As is disposed below the source electrode (12) and the drain electrode (14) and provides a cap layer opening (38). An undoped resistive layer (18) of Ga¿x?In¿1-x?As is disposed below the cap layer (16) and defines a resistive layer opening (38) in registration with the cap layer opening (38) and having a first width (W1). A Schottky layer (20) of Al¿y?In¿1-y?As is disposed below the resistive layer (18). An undoped channel layer (28) is disposed below the Schottky layer (20). A semi-insulating substrate (36) is disposed below the channel layer (28). A top surface (42) of the Schottky layer (20) beneath the resistive layer opening (38) provides a recess (44) having a second width (W2) smaller than the first width (W1). A gate electrode (22) is in contact with a bottom surface (48) of the recess (W2) provided by the Schottky layer (20).
(FR)La présente invention concerne une structure de transistor (10). Cette structure (10) comporte une électrode source (12) et une électrode drain (14). Une couche dopée superficielle (16) de Ga¿x?In¿1-x?As est disposée sous l'électrode source (12) et l'électrode drain (14), et forme un évidement de couche superficielle (38). Une couche résistive non dopée (18) de Ga¿x?In¿1-x?As est disposée sous la couche superficielle (16) et définit un évidement de couche résistive (38), en concordance avec l'évidement de la couche superficielle (38), et présente une première largeur (W1). Une couche Schottky (20) de Al¿y?In¿1-y?As est disposée sous la couche résistive (18). Une couche canal non dopée (28) est disposée sous la couche Schottky (20). Un substrat semi-isolant (36) est disposé sous la couche canal (28). Une surface supérieure (42) de la couche Schottky (20), située au dessous de l'évidement de la couche résistive (38), forme une cavité (44) dont la seconde largeur (W2) est plus faible que la première (W1). Une électrode grille (22) est en contact avec une surface inférieure (48) de la cavité (W2), contenue dans la couche Schottky (20).
États désignés : CN, JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)