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1. (WO2001011691) CELLULE MEMOIRE POURVUE D'UNE GRILLE FLOTTANTE A AUTO-ALIGNEMENT ET D'UNE GRILLE DE SELECTION SEPAREE, ET PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/011691    N° de la demande internationale :    PCT/US2000/020235
Date de publication : 15.02.2001 Date de dépôt international : 26.07.2000
CIB :
H01L 21/8247 (2006.01), H01L 27/115 (2006.01), H01L 29/423 (2006.01)
Déposants : ACTRANS SYSTEM INC. [US/US]; 4633 Old Ironsides Drive, Suite 460, Santa Clara, CA 95054 (US)
Inventeurs : CHEN, Chiou-Feng; (US)
Mandataire : WRIGHT, Edward, S.; Flehr Hohbach Test Albritton & Herbert L.L.P., Suite 3400, 4 Embarcadero Center, San Francisco, CA 94111-4187 (US)
Données relatives à la priorité :
09/370,557 09.08.1999 US
09/412,854 05.10.1999 US
Titre (EN) MEMORY CELL WITH SELF-ALIGNED FLOATING GATE AND SEPARATE SELECT GATE, AND FABRICATION PROCESS
(FR) CELLULE MEMOIRE POURVUE D'UNE GRILLE FLOTTANTE A AUTO-ALIGNEMENT ET D'UNE GRILLE DE SELECTION SEPAREE, ET PROCEDE DE FABRICATION
Abrégé : front page image
(EN)Memory cell having a floating gate (41) with lateral edges (41a, 41b) which are aligned directly above edges (42a), (42b) of the active area (42) in the substrate (46), a control gate (43) positioned directly above the floating gate (41), and a select gate (44) spaced laterally from the control gate (43). The memory cell is fabricated by forming a poly-1 layer and an overlying dielectric film on a substrate in areas in which the stack transistors are to be formed, forming a poly-2 layer over the dielectric film and over areas of the substrate in which the select transistors are to be formed, patterning the poly-2 layer to form control gates for the stack transistors and select gates for the select transistors, removing the poly-1 layer and the dielectric film to form floating gates in areas which are not covered by the control gates, and forming source and drain regions in the substrate.
(FR)La présente invention concerne une cellule mémoire présentant une grille flottante (41) pourvue de bords latéraux (41a, 41b) qui sont alignés directement au-dessus des bords (42a, 42b) de la zone active (42) dans le substrat (46). Cette cellule mémoire comprend également une grille de commande (43), positionnée directement au-dessus de la grille flottante (41), ainsi qu'une grille de sélection (44), espacée latéralement de la grille de commande (43). Le procédé de fabrication de ladite cellule mémoire consiste à former une couche de poly-1 et un film diélectrique sus-jacent sur un substrat, dans des zones dans lesquelles les transistors à empilement doivent être formés, à former une couche de poly-2 sur le film diélectrique et sur des zones du substrat dans lesquelles les transistors de sélection doivent être formés, à structurer la couche de poly-2, afin de former des grilles de commande pour les transistors à empilement et des grilles de sélection pour les transistors de sélection, à éliminer la couche de poly-1 et le film diélectrique, afin de former des grilles flottantes dans des zones qui ne sont pas couvertes par les grilles de commande, puis à former des régions source et drain dans le substrat.
États désignés : CN, JP.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)