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1. (WO2001008160) PROCEDE ET APPAREIL DE REGLAGE DE LA SYNCHRONISATION DE SIGNAUX DE COMMANDE DANS UN DISPOSITIF A MEMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/008160    N° de la demande internationale :    PCT/US2000/019992
Date de publication : 01.02.2001 Date de dépôt international : 20.07.2000
Demande présentée en vertu du Chapitre 2 :    20.02.2001    
CIB :
G11C 7/22 (2006.01)
Déposants : MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way, Boise, ID 83707 (US)
Inventeurs : GANS, Dean; (US).
WILFORD, John, R.; (US).
PAWLOWSKI, Joseph, T.; (US)
Mandataire : BULCHIS, Edward, W.; Dorsey & Whitney LLP, Suite 3400, 1420 Fifth Avenue, Seattle, WA 98101 (US)
Données relatives à la priorité :
09/361,025 23.07.1999 US
Titre (EN) METHOD AND APPARATUS FOR ADJUSTING CONTROL SIGNAL TIMING IN A MEMORY DEVICE
(FR) PROCEDE ET APPAREIL DE REGLAGE DE LA SYNCHRONISATION DE SIGNAUX DE COMMANDE DANS UN DISPOSITIF A MEMOIRE
Abrégé : front page image
(EN)A method and apparatus is described for selectively adjusting control signal timing in a memory device as a function of the externally applied system clock speed. The memory device (40) includes clock sensing circuitry (10) that receives the system clock signal [SYSCLK] and responsively produces a speed signal (SLOW<0:1>). The clock sensing circuitry [10] includes a plurality of series-connected time-delay circuits (14) through which a signal derived from the system clock signal (SYSCLK) propagates. The clock sensing circuitry (10) also includes a plurality of latch circuits (16), each coupled with a respective one of the time delay circuits (14) and latching the value of the signal reaching the respective time delay circuit (14). The memory device (40) also includes a control signal delay circuit (60) that receives an internal memory control signal and the speed signal (SLOW<0:1>), and responsively produces a delayed control signal having a time delay corresponding to the speed signal value. The control signal delay circuit (60) includes a plurality of series-connected time-delay circuits (62) and a selection circuit (64) that receives the speed signal (SLOW<0:1>) and correspondingly routes the memory control signal through the selected number of the time-delay circuits (62).
(FR)L'invention concerne un procédé et un appareil permettant de régler de manière sélective la synchronisation de signaux de commande dans un dispositif à mémoire en fonction de la vitesse d'horloge du système appliquée de manière externe. Le dispositif à mémoire (40) comprend notamment des circuits de détection d'horloge (10) qui reçoivent le signal d'horloge du système [SYSCLK] et, en réponse, produisent un signal de vitesse (SLOW<0:1>). Les circuits de détection d'horloge (10) comprennent plusieurs circuits de retardement reliés en série (14) à travers lesquels un signal dérivé du signal d'horloge du système (SYSCLK) se propage. Les circuits de détection d'horloge (10) comprennent en outre plusieurs circuits de verrouillage (16), chacun épousant un des circuits de retardement (14) correspondants et verrouillant la valeur du signal arrivant au circuit de retardement (14) correspondant. Le dispositif à mémoire (40) comprend également un circuit de retardement du signal de commande (60) qui reçoit un signal de commande de mémoire interne et le signal de vitesse (SLOW<0:1>) et, en réponse, produit un signal de commande retardé dont le retard correspond à la valeur du signal de vitesse. Le circuit de retardement du signal de commande (60) comprend plusieurs circuits de retardement (62) reliés en série et un circuit de sélection (64) qui reçoit le signal de vitesse (SLOW<0:1>) et, de ce fait, achemine le signal de commande de mémoire à travers les circuits de retardement choisis (62).
États désignés : AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)