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1. (WO2001006657) ARCHITECTURE DE CIRCUIT INTEGRE PREDIFFUSE A GRAIN TRES FIN PROGRAMMABLE PAR L'UTILISATEUR, ET CIRCUITS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/006657    N° de la demande internationale :    PCT/EP2000/006628
Date de publication : 25.01.2001 Date de dépôt international : 12.07.2000
CIB :
H03K 19/173 (2006.01), H03K 19/177 (2006.01)
Déposants : KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL)
Inventeurs : CLINE, Ronald, L.; (NL)
Mandataire : DE HAAS, Laurens, J.; Internationaal Octrooibureau B.V., Prof. Holstlaan 6, NL-5656 AA Eindhoven (NL)
Données relatives à la priorité :
09/354,607 16.07.1999 US
Titre (EN) VERY FINE GRAIN FIELD PROGRAMMABLE GATE ARRAY ARCHITECTURE AND CIRCUITRY
(FR) ARCHITECTURE DE CIRCUIT INTEGRE PREDIFFUSE A GRAIN TRES FIN PROGRAMMABLE PAR L'UTILISATEUR, ET CIRCUITS
Abrégé : front page image
(EN)A very fine-grained gate array cell is provided that includes a two-input logic device and a cascade NAND gate with buffered output. The NAND gate accepts a cascade input from another cell, and the cascade output of the NAND gate is provided as a cascade input to the other cell to facilitate the efficient implementation of cross-coupled devices. Each cell contains integral routing paths that facilitate a 'sea of cells' layout approach. To ease the routing task, the output of each gate array cell is pre-wired so as to facilitate a programmed interconnection to each logic input of adjacent cells, near-adjacent cells, and far cells, and the aforementioned cascade interconnection with adjacent upper and lower cells. This configuration allows adjacent and near-adjacent cells to be easily interconnected to form macro cells that conform to higher level functional blocks. The gate array does not contain explicit routing channels; routing is effected using the prewired routing that is integral with each gate array cell.
(FR)L'invention concerne une cellule de circuit intégré prédiffusé à grain très fin, qui comprend un dispositif logique à deux entrées et un circuit NON-ET en cascade muni d'une sortie isolée. Le circuit NON-ET accepte une entrée en cascade d'une autre cellule et transmet sa sortie en cascade comme entrée en cascade à l'autre cellule pour faciliter la mise en oeuvre efficace de dispositifs interconnectés. Chaque cellule contient des trajets d'acheminement qui facilitent une approche de montage en 'mer de cellules '. Pour faciliter l'opération d'acheminement, la sortie de chaque cellule de circuit intégré prédiffusé est précâblée de manière à faciliter, d'une par une interconnexion programmée avec chaque entrée logique de cellules adjacentes, de cellules pré-adjacentes, et de cellules éloignées, d'autre part ladite interconnexion en cascade avec des cellules supérieures et inférieures adjacentes. Cette configuration permet d'interconnecter facilement des cellules adjacentes et des cellules pré-adjacentes pour former des macrocellules correspondant à des blocs fonctionnels de niveau supérieur. Le circuit intégré prédiffusé ne contient pas de voies d'acheminement propres. L'acheminement s'effectue par un itinéraire précâblé intégré à chaque cellule de circuit intégré prédiffusé.
États désignés : CN, JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)