WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2001006651) CIRCUIT INTEGRE A SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/006651    N° de la demande internationale :    PCT/DE2000/002082
Date de publication : 25.01.2001 Date de dépôt international : 27.06.2000
Demande présentée en vertu du Chapitre 2 :    14.02.2001    
CIB :
H03K 19/007 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, D-81669 München (DE) (Tous Sauf US).
SCHÖBER, Volker [DE/DE]; (DE) (US Seulement).
DIRSCHERL, Gerd [DE/DE]; (DE) (US Seulement).
PAPELITZKY, Erwin [DE/DE]; (DE) (US Seulement)
Inventeurs : SCHÖBER, Volker; (DE).
DIRSCHERL, Gerd; (DE).
PAPELITZKY, Erwin; (DE)
Mandataire : EPPING-HERMANN & FISCHER; Postfach 12 10 26, D-80034 München (DE)
Données relatives à la priorité :
199 33 800.0 19.07.1999 DE
Titre (DE) INTEGRIERTE HALBLEITERSCHALTUNG
(EN) INTEGRATED SEMICONDUCTOR CIRCUIT
(FR) CIRCUIT INTEGRE A SEMI-CONDUCTEURS
Abrégé : front page image
(DE)Integrierte Halbleiterschaltung mit zumindest einer Teilschaltung, die einen Pull-Down-Zweig mit zumindest einem NMOS-Transistor (T3, T4) und einen Pull-Up-Zweig mit zumindest zwei in Serie geschalteten PMOS-Transistoren (T1, T2) aufweist, wobei der Verbindungspunkt zwischen dem Pull-Down- und dem Pull-Up-Zweig einen Ausgangsanschluß (A) der Teilschaltung bildet, wobei die Elemente des Pull-Down- (T3, T4) und des Pull-Up-Zweiges (T1, T2) derart ausgestaltet sind, daß die Stromergiebigkeit des Pull-Down-Zweiges geringer als die des Pull-Up-Zweiges ist.
(EN)The invention relates to an integrated semiconductor circuit, comprising at least one partial circuit which has a pull-down branch with at least one NMOS transistor (T3, T4) and a pull-up branch with at least two PMOS transistors (T1, T2) connected in series, whereby the junction between the pull-down and the pull-up branches forms an output connection (A) for the partial circuit. The elements of the pull-down (T3, T4) and pull-up (T1, T2) branches are configured in such a way that the current output of the pull-down branch is less than that of the pull-up branch.
(FR)L'invention concerne un circuit intégré à semi-conducteurs pourvu d'au moins un circuit partiel contenant une branche d'excursion basse avec au moins un transistor NMOS (T3, T4) et une branche d'excursion haute avec au moins deux transistors PMOS (T1, T2) montés en série, le point de liaison entre la branche d'excursion basse et la branche d'excursion haute formant une connexion de sortie (A) du circuit partiel. Le circuit selon l'invention est caractérisé en ce que les éléments de la branche d'excursion basse (T3, T4) et de la branche d'excursion haute (T1, T2) sont conçus de telle manière que le rendement en courant de la branche d'excursion basse est inférieur à celui de la branche d'excursion haute.
États désignés : BR, CN, IN, JP, KR, MX, RU, UA, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)