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1. (WO2001004948) NOUVEAU PROCEDE DE FORMATION DE GRILLE DE SELECTION DESTINEE A AUGMENTER LA FIABILITE ET L'EFFICACITE DE DISPOSITIFS DE MEMOIRE FLASH DE TYPE NON-ET
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/004948    N° de la demande internationale :    PCT/US2000/017912
Date de publication : 18.01.2001 Date de dépôt international : 29.06.2000
Demande présentée en vertu du Chapitre 2 :    16.01.2001    
CIB :
H01L 21/8247 (2006.01), H01L 27/115 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place, Mail Stop 68, Sunnyvale, CA 94088-3453 (US)
Inventeurs : CHANG, Kent, Kuohua; (TW).
AU, Kenneth, Wo-Wai; (US).
HE, Yue-Song; (US)
Mandataire : ZAHRT, William, D.; Advanced Micro Devices, Inc., One AMD Place, Mail Stop 68, Sunnyvale, CA 94088-3453 (US).
BROOKES & MARTIN; 102-108 Clerkenwell Road, London EC1M 5SA (GB)
Données relatives à la priorité :
09/349,603 09.07.1999 US
Titre (EN) NEW METHOD OF FORMING SELECT GATE TO IMPROVE RELIABILITY AND PERFORMANCE FOR NAND TYPE FLASH MEMORY DEVICES
(FR) NOUVEAU PROCEDE DE FORMATION DE GRILLE DE SELECTION DESTINEE A AUGMENTER LA FIABILITE ET L'EFFICACITE DE DISPOSITIFS DE MEMOIRE FLASH DE TYPE NON-ET
Abrégé : front page image
(EN)Method of forming a NAND-type flash memory comprising flash memory cells (66), select transistors (68), high voltage transistors (70) and low transistors (72). The process comprises the following steps: forming tunnel oxide (36), depositing a first amorphous silicon layer (38), depositing ONO (40) as interlayer dielectric, removing tunnel oxide, silicon and ONO from select (68), high voltage (70) and low voltage (72) regions, growing second oxide (48), removing second oxide from select and low voltage regions, growing third oxide (56, 58), growing a second amorphous silicon layer (60), and patterning the deposited layers to form the transistors.
(FR)L'invention concerne un procédé de formation de mémoire flash de type NON-ET comprenant des cellules (66) de mémoire flash, des transistors de sélection (68), des transistors haute tension (70) et des transistors basse tension (72). Le procédé consiste : à former un oxyde à effet tunnel (36), à déposer une première couche (38) de silicium amorphe, à déposer la couche ONO (40) comme diélectrique entre couches, à enlever l'oxyde à effet tunnel, le silicium et l'ONO des zones de sélection (68), de haute (70) et basse tension (72), à former un deuxième oxyde (48), à enlever le deuxième oxyde des zones de sélection et de basse tension, à former un troisième oxyde (56, 58), à former une deuxième couche de silicium amorphe (60), et à façonner les couches déposées de manière à former les transistors.
États désignés : JP, KR.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)