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1. (WO2001004641) SYSTEME D'ESSAI ELECTRIQUE ET DE DEVERMINAGE DU NIVEAU DE PLAQUETTES, ET PROCEDE ASSOCIE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2001/004641    N° de la demande internationale :    PCT/US2000/019482
Date de publication : 18.01.2001 Date de dépôt international : 13.07.2000
Demande présentée en vertu du Chapitre 2 :    03.02.2001    
CIB :
G01R 31/28 (2006.01), H05K 3/00 (2006.01)
Déposants : AEHR TEST SYSTEMS [US/US]; 400 Kato Terrace, Fremont, CA 94539 (US) (Tous Sauf US).
RICHMOND, Donald, Paul, II [US/US]; (US) (US Seulement).
HOANG, John, Dinh [US/US]; (US) (US Seulement).
LOBACZ, Jerzy [US/US]; (US) (US Seulement)
Inventeurs : RICHMOND, Donald, Paul, II; (US).
HOANG, John, Dinh; (US).
LOBACZ, Jerzy; (US)
Mandataire : DeVILLIERS, P., Francois; Cooley Godward LLP, 3000 El Camino Real, Five Palo Alto Square, Palo Alto, CA 94306-2155 (US)
Données relatives à la priorité :
09/353,121 14.07.1999 US
09/353,214 14.07.1999 US
Titre (EN) WAFER LEVEL BURN-IN AND ELECTRICAL TEST SYSTEM AND METHOD
(FR) SYSTEME D'ESSAI ELECTRIQUE ET DE DEVERMINAGE DU NIVEAU DE PLAQUETTES, ET PROCEDE ASSOCIE
Abrégé : front page image
(EN)A burn-in and electrical test system (20) includes a temperature controlled zone (22) and a cool zone (24) separated by a transition zone (25. The temperature controlled zone (22) is configured to receive a plurality of wafer cartridges (26) and connect the cartridges (26) to test electronics (28) and power electronics (30), which are mounted in the cool zone (24). Each of the wafer cartridges (26) contains a semiconductor wafer incorporating a plurality of integrated circuits. The test electronics (28) consists of a pattern generator PCB (100) and a signal driver and fault analysis PCB (102) connected together by a parallel bus (104). The pattern generator PCB (100) and the fault analysis PCB (102) are connected to a rigid signal probe PCB (104) in cartridge (26) to provide a straight through signal path. The probe PCB (104) is rigid in order to allow close control of capacitance between each signal line and a backplane, thus providing impedance controlled interconnections between a semiconductor wafer under test and the test electronics (28). The power distribution system (30) is connected to a probe power PCB (106) in the cartridge (26). The probe power PCB (106) has at least a bendable portion in order to allow it to be positioned closely adjacent to and parallel with the rigid probe PCB (104), yet extend a substantial distance away from the probe PCB (106) at its interconnection (109).
(FR)L'invention concerne un système d'essai électrique et de déverminage (20), qui comprend une zone à température contrôlée (22) et une zone fraîche (24) entre lesquelles est placée une zone de transition (25). La zone à température contrôlée (22) est destinée à recevoir une pluralité de cartouches (26) de plaquettes, et à relier ces cartouches (26) au système électronique d'essai (28) et au système électronique de puissance (30), qui sont montés dans la zone fraîche (24). Chacune des cartouches (26) de plaquettes contient une tranche de semi-conducteur incorporant une pluralité de circuits intégrés. Le système électronique d'essai (28) comporte une carte (100) générateur de motifs et une carte (102) actionneur de signaux et analyse des fautes, reliées ensemble par un bus parallèle (104). Ces deux cartes sont connectées à une carte (104) rigide de sonde de signaux, située dans la cartouche (26), permettant de définir un parcours de signal ininterrompu. La carte (104) sonde est rigide de manière à permettre un contrôle minutieux de la capacitance entre chaque ligne de signaux et une face arrière, ce qui permet de créer des interconnexions à impédance contrôlée entre une tranche de semi-conducteur à l'essai et un système électronique d'essai (28). Le réseau de distribution d'énergie (30) est relié à une carte (106) puissance de sonde, placée dans la cartouche (26). La carte (106) puissance de sonde comprend au moins une partie cintrable qui permet à ladite carte d'être placée sensiblement adjacente et parallèle à la carte (104) rigide sonde, en s'étendant néanmoins à une distance sensiblement éloignée de la carte (106) sonde au niveau de son interconnexion (109).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)